Новости. Xilinx.

8088 microprocessor IP core fits in 308 LUTs, runs at 180MHz on a Kintex-7 FPGA


For all of you x86 processor aficionados, MicroCore Labs has developed a cycle-accurate, FPGA-based IP core implementation of the original 8088 microprocessor called the MCL86 that consumes a mere 308 LUTs and clocks as fast as 180MHz in a Xilinx Kintex-7 FPGA. At 100MHz, the MCL86 processor core delivers a cycle-accurate performance replicating the pin-level behavior of the original 4.77MHz “Eighty-Eighty-Eight” microprocessor from 1979 (implemented in 3-micron IC process technology!).

The 20x clock-speed differential for equivalent performance is the result of the IP core’s microsequencer-based implementation, which ticks 20 times for each 4.77MHz clock. A counter in the core’s BIU (bus interface unit) adds delays after each instruction’s microcoded execution routine to deliver the right opcode timing. If you only need to execute the 8088 opcodes and don’t care about reproducing the original processor’s exact timing behavior, MicroCore Labs can remove the delay counter and speed things up significantly. Oh, and yes, the MCL86 core supports undocumented 8088 instructions such as SETALC.

Just how many LUTs is 308? The smallest Kintex-7 FPGA is the K70T with 65,600 logic cells (“the logic equivalent of a classic 4-input LUT and a flip-flop” according to User Guide UG474), so we’re talking about a resource consumption of much less than 1% of that very small programmable device. The smallest Artix-7 FPGA, the A15T, has 16,640 logic cells. Take away 308 LUTs for the MLC86 core and there are still more than 16,000 to use for other circuitry. This is a small processor core.

MicroCore Labs has posted a 10-second YouTube video showing the core running the Landmark CPU Speed Test on original IBM PC hardware. (You need to be more than 30 years old to even remember this test.) Here’s the video:


Note: A big thanks to my good friend Max Maxfield at embedded.com who wrote an article about the MCL86 processor core: “Only 308 FPGA LUTs required to create cycle-accurate 8088/8086 soft processor core.” Max’s article contains an interview with the core’s developer.

Источник

.






Приглашаем принять участие в вебинаре, посвящённом среде проектирования SDSoC Xilinx. SDSoC – это среда разработки програмноопределяемых систем на кристалле от Xilinx.






На вебинаре вы познакомитесь с возможностями, инструментами и методологией проектирования в среде SDSoC.






Вебинар проводится в форме пошаговой демонстрации основных этапов проектирования в среде SDSoC.

В программе вебинара:
• Введение в среду разработки SDSoC.
• Инструменты оптимизации.
• Назначение функций для аппаратной реализации.
• Формирование и анализ отчетов оценки быстродействия.
• Компиляция и сборка проекта.

Вебинар состоится 1 марта в 10:30. С повтором 3 марта в 10:30.

Зарегистрироваться на вебинар: Регистрация

.




Семейство Xilinx Virtex UltraScale+. выполнено по технологии 16нм FinFET и содержит 32G трансиверы, встроенные аппаратные ядра PCIe® Express Gen 4, расширенную память UltraRAM на кристалле. Новые устройства отвечают требованиям высокой производительности на ватт при беспрецедентном уровне интеграции для реализации центров обработки данных следующего поколения, построения оборудования передачи данных с использованием 400G и терабитных каналов связи.

Таким образом представители всех новейших подсемейств Xilinx запущены в производство.

16nm и 20nm семейства UltraScale ™ основаны на программируемой архитектуре, выполненные по FinFET технологии, включая сложносоставные 3D кристаллы . В 20нм семействе Xilinx впервые реализовал микросхемы ASIC-класса FPGA для поддержки 100гигабитных интерфейсов с помощью смарт-обработки на максимальной скорости линии, масштабирование до терабит и терафлопс. 16nm UltraScale+ семейства сочетают новую встроенную UltraRAM память, 3D кристаллы и системы многопроцессорной обработки SoC (MPSoC) на кристалле.

Новый портфель Xilinx UltraScale+ FPGA состоит из Kintex® UltraScale+ FPGA и Virtex® UltraScale+ FPGA и 3D IC семейств, в то время как семейство Zynq® UltraScale+ включает в себя первые программируемые MPSoCs в отрасли. Оптимизированные на системном уровне, UltraScale+ устройства обеспечивают показатели намного опережающие пределы традиционного процесса миграции узлов - обеспечивая 2-5x кратное увеличение производительность на ватт системного уровня над устройств 28nm технологий, гораздо большую степень системной интеграции и интеллекта, а также самый высокий уровень безопасности и надежности.

Подробнее ознакомиться с семействами UltraScale+ можно по в разделах:

• Virtex® UltraScale+
  
• Kintex® UltraScale+
  
• Zynq® UltraScale+
  

источник

В марте компания Xilinx объявила о разработке 56 Гбит приемопередатчиков на основе 16 нм FinFET технологии FPGA с использованием амплитудно-импульсной модуляции 4-уровня АИМ4 (PAM4 – Pulse mplitude Modulation). Признанные в отрасли наиболее масштабируемыми, решения PAM4 помогут зародить следующую волну развертывания Ethernet сетей путем удвоения пропускной способности на существующей инфраструктуре. Xilinx демонстрирует инновационную технологию 56 Гбит одним из первых. Она предназначена для 400 Гбит и 1 Тбит интерфейсов высокой плотности оборудования передачи данных следующего поколения и означает выход на новый уровень развития Ethernet технологий.


Такие технологии как Cloud Computing, Industrial IoT и сети с программно определяемыми параметрами (Software-Defined Networks) должны масштабироваться до 50 Гбит, 100 Гбит, 400 Гбит, а также терабитных интерфейсов, чтобы максимизировать плотность портов без увеличения стоимости на бит. Стандартизованные показатели линий следующего поколения имеют решающее значение для удовлетворения растущих требований к пропускной способности. Xilinx прилагает усилия в стандартизации технологии 56 Гбит PAM4 в рамках межсетевого оптического форума (МОФ) и совместно с Институтом инженеров электротехники и электроники (IEEE). Технология PAM4 56 Гбит трансивера компании Xilinx была разработана совместно с TSMC с целью преодоления физических ограничений традиционной передачи данных по таким характеристикам линии как: вносимые потери и перекрестные помехи.


Посмотрите демонстрацию компанией Xilinx 56 Гбит PAM4 трансиверов в рамках выставки OFC (г. Анахайм, США) 22 - 24 марта. http://www.xilinx.com/video/technology/56g-pam4-transceiver.html

Источник

Whether you’re moving your 32-bit design to a 64-bit platform, or maximizing processor utilization, the Zynq® UltraScale+™ MPSoC is the surest path to victory. Two new white papers highlight the ease of development on Xilinx’s multiprocessing platform. Learn how to unleash the full potential of 64-bit architecture with minimal engineering investment to get your design to market.



Software Migration to 64-bit ARM® Heterogeneous Platforms

Enabling Virtualization with Xen Hypervisor on Zynq UltraScale+ MPSoCs

Появившись в 2013 году до настоящего времени 20 нм семейство UltraScale компании Xilinx проходило стадию отладки инженерных образцов  Теперь выпуск 20 нм семейства UltraScale полностью переведен в стадию промышленных кристаллов. Таким образом с текущего времени все представители подсемейств Kintex UltraScale  и Virtex UltraScale  во всех доступных емкостях, корпусах, классах скорости и диапазонах могут быть поставлены как отлаженные промышленные микросхемы.

Основываясь на архитектуре ASIC-класса Kintex UltraScale и Virtex UltraScale, устройства расширяют существующие линейки FPGA и 3D IC и позволяют строить интеллектуальные устройства следующего поколения с высокими требованиями к производительности. Важной особенностью применения является возможность pin-to-pin совместимости ряда корпусов между различными подсемействами как UltraScale, так и UltraScale+ . Обратите внимание, что в начале этого года, компания Xilinx расширила перечень миграции по совместимым корпусам, добавив в него к уже включенному ранее Virtex UltraScale+ , также семейство Kintex UltraScale+!
Тем самым у заказчиков есть возможность планировать развитие и модернизацию собственных разработок с учетом перспектив плавной миграции на новые семейства Xilinx.


Обновленная таблица миграции опубликована в руководстве ultrascale-fpga-product-selection-guide




источник

Автор: Валерий Соловьев
Год: 2016
Издательство: Горячая Линия - Телеком
ISBN: 978-5-9912-0500-9


Аннотация

____Рассмотрены архитектуры программируемых логических интегральных схем (ПЛИС) фирмы Xilinx. Приведена краткая классификация ПЛИС, дано введение в технологии проектирования на основе ПЛИС, описаны архитектуры CPLD и подробно рассмотрены архитектуры FPGA 7-й серии. В частности, внутренняя логика FPGA: конфигурируемые логические блоки, распределенная память, сдвиговые регистры, мультиплексоры и логика переноса; блоки цифровой обработки сигналов; блоки памяти RAM; режим памяти FIFO; блок встроенной коррекции ошибок при записи и чтения памяти. Кроме того, подробно рассмотрена система ввода-вывода, ресурсы синхронизации и вопросы конфигурирования FPGA. В приложениях дано описание примитивов и макросов, а также временных моделей элементов архитектуры FPGA. Большинство глав заканчивается особенностями применения соответствующих функциональных блоков, что значительно упрощает практическое использование компонентов архитектуры FPGA.
____Для инженеров-практиков, разработчиков электронных систем на основе ПЛИС, студентов и преподавателей, может быть полезна аспирантам и научным работникам, а также менеджерам, специалистам по продаже ПЛИС.


Оглавление

Предисловие

1. Программируемые логические интегральные схемы
1.1. Введение в программируемые логические интегральные схемы
1.1.1. Что такое ПЛИС?
1.1.2. Чем ПЛИС отличаются от микроконтроллеров?
1.1.3. Программируемые логические матрицы
1.1.4. Программируемые логические устройства (PLD)
1.1.5. Сложные программируемые логические устройства (CPLD)
1.1.6. Программируемые пользователем вентильные матрицы (FPGA)
1.1.7. Системы на одном кристалле (SoC)
1.1.8. Применение CPLD, FPGA и SoC
1.1.9. Технологии проектирования на основе ПЛИС
1.2. ПЛИС фирмы Xilinx
1.2.1. Историческая справка
1.2.2. CPLD фирмы Xilinx
1.2.3. FPGA фирмы Xilinx
1.2.4. Микросхемы UltraScale
1.2.5. Микросхемы SoC
1.2.6. Переход от ПЛИС к ASIC
1.3. Основные свойства FPGA 7-й серии фирмы Xilinx
1.3.1. Семейства микросхем FPGA 7-й серии
1.3.2. Архитектура ASMBL
1.3.3. Технология SSI
1.3.4. Свойства FPGA 7-й серии
1.3.5. Семейство Artix-7
1.3.6. Семейство Kintex-7
1.3.7. Семейство Virtex-7
1.4. Выводы

2. CPLD семейства XC9500XL
2.1. Описание архитектуры
2.1.1. Общая структура
2.1.2. Структура функционального блока
2.1.3. Архитектура макроячеек
2.1.4. Архитектура блока ввода-вывода
2.2. Архитектурные особенности CPLD семейства XC9500XL
2.2.1. Архитектурные свойства буферов ввода-вывода
2.2.2. Безопасность проекта
2.3.3. Режим пониженного энергопотребления
2.4. Выводы

3. CPLD семейства CoolRunnerII
3.1. Описание архитектуры
3.1.1. Общая структура
3.1.2. Структура функционального блока
3.1.3. Архитектура макроячеек
3.1.4. Архитектура блока ввода-вывода
3.2. Архитектурные особенности CPLD семейства CoolRunnerII
3.2.1. Режим снижения энергопотребления DataGATE
3.2.2. Режим делителя частоты синхросигнала ClockDivider
3.2.3. Режим функционирования с удвоенной частотой синхросигнала DualEDGE
3.2.4. Режим совмещения схемы делителя синхросигнала с удвоенной частотой синхросигнала CoolCLOCK
3.2.5. Защита проекта
3.2.6. Режим реконфигурации «на лету» On-The-Fly reconfiguration
3.3. Программирование CPLD
3.4. Выводы

4. Внутренняя логика FPGA: конфигурируемые логические блоки CLB, секции, функциональные генераторы LUT
4.1. Конфигурируемые логические блоки CLB
4.2. Секции блоков CLB
4.3. Функциональный генератор LUT
4.3.1. Запоминающие элементы
4.3.2. Сигналы управления запоминающих элементов
4.4. Распределенная память RAM
4.4.1. Однопортовая распределенная память RAM
4.4.2. Двух-портовая распределенная память RAM
4.4.3. Простая двухпортовая распределенная память RAM
4.4.4. Четырехпортовая распределенная память RAM
4.4.5. Другие конфигурации распределенной памяти, реализуемые в одной секции
4.4.6. Функционирование распределенной памяти RAM
4.5. Распределенная память ROM
4.6. Сдвиговые регистры, реализуемые в секциях SLICEM
4.7. Мультиплексоры
4.8. Логика переноса
4.9. Особенности применения внутренней логики
4.9.1. Общие рекомендации для эффективного использования блоков CLB
4.9.2. Использование защелок в качестве логических вентилей
4.9.3. Использование схемы логического переноса
4.9.4. Реализация синхронных сдвиговых регистров
4.9.5. Реализация больших сдвиговых регистров
4.9.6. Использование распределенной памяти
4.9.7. Использование глобальных управляющих сигналов GSR и GTS
4.9.8. Оптимизация ресурсов межсоединений
4.9.9. Особенности применения устройств, использующих технологию SSI
4.10. Выводы

5. Секции цифровой обработки сигналов DSP48E1
5.1. Архитектура секции DSP48E1
5.2. Функционирование секции DSP48E1
5.2.1. Функционирование ALU в режиме сумматора/вычитателя
5.2.2. Режим один поток команд, несколько потоков данных (SIMD)
5.2.3. Функционирование ALU в режиме логического устройства
5.2.4. Детектор шаблона
5.2.5. Логика переполнения и потери значимости
5.2.6. Другие функциональные возможности
5.3. Особенности применения
5.3.1. Реализация операции вычитания
5.3.2. Сигналы MULTSIGNOUT и CARRYCASCOUT
5.3.3. Реализация FIR-фильтров в виде дерева сумматоров
5.3.4. Реализация FIR-фильтров в виде каскада сумматоров
5.3.5. Применение предварительного сумматора
5.3.6. Временное мультиплексирование секции DSP48E1
5.3.7. Применение отображаемых на память регистров ввода-вывода
5.3.8. Рекомендации по повышению производительности и уменьшению потребляемой мощности
5.3.9. Рекомендации по применению секцийDSP 48E1
5.4. Выводы

6. Блоки памяти RAM
6.1. Архитектура блока памяти RAM
6.1.1. Логическая схема функционирования памяти RAM
6.1.2. Потоки данных в блоке памяти RAM
6.2. Функционирование блока памяти RAM
6.2.1. Режимы функционирования блока памяти RAM
6.2.2. Операции чтения и записи
6.2.3. Синхронное и асинхронное тактирование
6.2.4. Дополнительные выходные регистры для конвейерных приложений
6.2.5. Независимая ширина данных портов чтения и записи
6.2.6. Простой двухпортовый режим SDP
6.2.7. Каскадирование блока RAM
6.2.8. Побайтовая запись данных
6.2.9. Режим кодирования с исправлением ошибок ECC
6.2.10. Минимизация потребляемой мощности
6.2.11. Некоторые архитектурные особенности
6.3. Особенности применения блоков памяти RAM
6.3.1. Ограничения на расположение блоков RAM
6.3.2. Инициализация блока RAM в языках VHDL и Verilog
6.3.3. Дополнительные выходные регистры
6.3.4. Независимые размеры порта чтения и записи
6.3.5. Правила проектирования отображения портов для примитивов RAMB18E1 и RAMB36E1
6.3.6. Каскадирование блоков RAM
6.3.7. Возможность побайтной записи
6.3.8. Создание больших структур RAM
6.3.9. Блок RAM в регистровом режиме RSTREG
6.4. Выводы

7. Память типа FIFO
7.1. Архитектура памяти FIFO
7.2. Функционирование памяти FIFO
7.2.1. Режимы функционирования: стандартный и FWFT
7.2.2. Начало функционирования памяти FIFO (сигнал сброса RST)
7.2.3. Режим двойной синхронизации памяти FIFO
7.2.4. Синхронный режим функционирования памяти FIFO
7.2.5. Флаги состояний
7.2.6. Диапазоны смещения флагов «почти полный» и «почти пустой»
7.3. Применение памяти FIFO
7.3.1. Каскадирование памяти FIFO для увеличения глубины
7.3.2. Параллельное соединение модулейFIF O для увеличения ширины слова данных
7.3.3. Допустимые комбинации блоков памяти RAM и FIFO
7.4. Выводы

8. Встроенная коррекция ошибок блоков памяти
8.1. Архитектура блока ECC
8.2. Функционирование блока ECC
8.3. Применение блока ECC
8.3.1. Стандартный режим ECC
8.3.2. Режим ECC «только шифратор»
8.3.3. Режим ECC «только дешифратор»
8.3.4. Использование режима «только дешифратор» для введения одиночной ошибки
8.3.5. Использование режима «только дешифратор» для введения двойной ошибки
8.4. Выводы

9. Система ввода-вывода SelectIO
9.1. Банки ввода-вывода
9.2. Ресурсы системы ввода-вывода в семействах FPGA 7-й серии
9.3. Основные свойства ресурсов ввода-вывода общего назначения
9.4. Напряжения питания элементов ввода-вывода
9.5. Стандарты ввода-вывода, поддерживаемые FPGA 7-серии 14
9.6. Архитектура блоков ввода-вывода
9.6.1. Обобщенная структура ввода-вывода
9.6.2. Архитектура буферов ввода-вывода
9.6.3. Архитектура блока ILOGIC
9.6.4. Архитектура блока OLOGIC
9.7. Цифровое управление импедансом (DCI)
9.7.1. Реализация DCI в FPGA 7-й серии 15
9.7.2. Каскадирование DCI
9.7.3. Драйвер управляемого импеданса 15
9.7.4. Драйвер управляемого импеданса с половинным импедансом
9.7.5. Расщепление нагрузки DCI
9.7.6. DCI и третье состояние (T DCI)
9.7.7. DCI в стандартах ввода-вывода, поддерживаемых FPGA 7-й серии
9.7.8. Некалибрируемая расщепляющая нагрузка в банках ввода-вывода HR (ограничение IN TERM)
9.8. Применение ресурсов системы ввода-вывода
9.8.1. Правила совмещения стандартов в одном банке ввода-вывода
9.8.2. Одновременно переключающиеся выходы (SSO)
9.8.3. Планирование выводов для уменьшения влияния SSO
9.8.4. Рекомендации для корректного использования DCI в FPGA 7-й серии
9.8.5. Руководство для выводов VRN и VRP при перемещении проектов с FPGA предыдущих семейств на FPGA 7-й серии
9.8.6. Рекомендации по использованию каскадирования DCI
9.9. Выводы

10. Логические ресурсы ввода-вывода
10.1. Входная задержка IDELAY
10.1.1. Примитив IDELAYE2
10.1.2. Элемент IDELAYCTRL
10.2. Выходная задержка ODELAY
10.3. Вход IDDR блока ILOGIC
10.4. Выход ODDR блока OLOGIC
10.5. Выводы

11. Расширенные логические ресурсы ввода-вывода
11.1. Последовательно-параллельный преобразователь ISERDRSE2
11.1.1. Основные свойства
11.1.2. Архитектура блока ISERDESE2
11.1.3. Методы синхронизации блока ISERDESE2
11.1.4. Расширение ширины слова блока ISERDESE2
11.2. Подмодуль BITSLIP
11.3. Параллельно-последовательный преобразователь OSERDESE2
11.3.1. Архитектура блока OSERDESE2
11.3.2. Методы синхронизации блока OSERDESE2
11.3.3. Расширение ширины слова блока OSERDESE2
11.3.4. Задержки блока OSERDESE2
11.4. Память FIFO ввода-вывода
11.4.1. Элемент IN FIFO
11.4.2. Элемент OUT FIFO
11.4.3. Перезагрузка элемента IN FIFO
11.4.4. Флаги элемента IO FIFO
11.5. Выводы

12. Ресурсы синхронизации FPGA 7-й серии
12.1. Введение в ресурсы синхронизации FPGA 7-й серии
12.1.1. Ресурсы трассировки синхронизации
12.1.2. Буферы синхронизации
12.1.3. Блоки формирования синхросигналов CMT
12.2. Архитектура ресурсов синхронизации FPGA 7-й серии
12.2.1. Обобщенная архитектура системы синхронизации
12.2.2. Архитектура региона синхронизации
12.2.3. Взаимодействие буферов BUFG, BUFH и блока CMT
12.2.4. Взаимодействие буферов BUFR, BUFIO, BUFMR и приемопередатчиков GT
12.2.5. Архитектурные особенности отдельных семейств и устройств FPGA 7-й серии
12.2.6. Возможности соединения элементов синхронизации FPGA 7-й серии
12.3. Входы синхронизации (CC-входы)
12.3.1. Подсоединение CC-входов к блокам CMT
12.3.2. Правила размещения CC-входов
12.4. Ресурсы глобальной синхронизации
12.4.1. Буферы глобальной синхронизации
12.4.2. Примитивы буферов глобальной синхронизации
12.4.3. Дополнительные модели использования буфера BUFGCTRL
12.5. Ресурсы региональной синхронизации
12.5.1. Буферы синхронизации ввода-вывода BUFIO
12.5.2. Буфер региональной синхронизации BUFR9
12.5.3. Модели использования буферов BUFIO и BUFR
12.5.4. Многорегиональный буфер синхронизации BUFMR/BUFMRCE
12.5.5. Буферы горизонтальной синхронизации BUFH и BUFHCE
12.5.6. Выбор буфера синхросигнала
12.5.7. Синхросигналы высокой производительности (HPC)
12.5.8. Стробирование синхросигналов для сохранения мощности
12.6. Выводы

13. Блоки формирования синхросигналов CMT
13.1. Общее описание блока CMT
13.2. Архитектура блоков MMCM и PLL
13.3. Функционирование блоков MMCM и PLL
13.3.1. Определение частоты генератора VCO и частоты выходных синхросигналов
13.3.2. Устранение перекоса сети синхросигнала
13.3.3. Синтез частоты путем использования только целочисленного делителя
13.3.4. Синтез частоты путем использования дробных делителей в блоке MMCM
13.3.5. Фильтр флуктуаций
13.3.6. Ограничения для блоков MMCM/PLL
13.4. Фазовый сдвиг
13.4.1. Режим статического фазового сдвига
13.4.2. Интерполяция тонкого фазового сдвига в блоке MMCM для фиксированного или динамического режима
13.4.3. Интерфейс динамического фазового сдвига в блоке MMCM
13.4.4. Каскадирование счетчика MMCM
13.5. Программирование MMCM/PLL
13.5.1. Определение входной частоты
13.5.2. Определение значений M и D
13.6. Использование блоков MMCM и PLL
13.6.1. Входные сигналы синхронизации блока MMCM
13.6.2. Управление счетчиком
13.6.3. Фазовое соотношение выходных счетчиков
13.6.4. Переключение опорного синхросигнала
13.6.5. Потеря входного синхросигнала или синхросигнала обратной связи
13.6.6. Устранение перекоса сети синхронизации
13.6.7. Блок MMCM c внутренней обратной связью
13.6.8. Буфер с нулевой задержкой
13.6.9. Каскадирование блоков CMT
13.6.10. Генерация широкополосных синхросигналов
13.6.11. Пример использования блока MMCM
13.7. Выводы

14. Конфигурирование FPGA 7-й серии
14.1. Основы конфигурирования
14.1.1. Режимы конфигурирования
14.1.2. Длина конфигурационного битового потока 24
14.1.3. Главные и подчиненные режимы
14.1.4. Соединение JTAG
14.1.5. Базовое конфигурационное решение
14.1.6. Конфигурационные решения низкой стоимости
14.1.7. Конфигурационные решения высокой скорости
14.1.8. Защита битового потока от несанкционированного копирования
14.1.9. Загрузка нескольких FPGA с помощью одной конфигурационной последовательности
14.1.10. Оценка факторов конфигурирования
14.1.11. Отладка конфигурирования
14.2. Интерфейсы конфигурирования
14.2.1. Интерфейсы и режимы конфигурирования
14.2.2. Выводы конфигурирования
14.2.3. Выбор напряжения банков конфигурирования
14.2.4. Установка опций конфигурирования в пакете Vivado
14.2.5. Опция внешнего главного синхросигнала конфигурирования EMCCLK
14.3. Последовательный режим конфигурирования
14.3.1. Подчиненный последовательный режим конфигурирования
14.3.2. Главный последовательный режим конфигурирования
14.3.3. Синхронизация данных последовательного конфигурирования
14.4. Режим конфигурирования SelectMAP
14.4.1. Конфигурирование в режиме SelectMAP одного устройства
14.4.2. Загрузка данных в режиме SelectMAP
14.5. Режим конфигурирования Master SPI
14.5.1. Команды чтения в режимах Master SPI Dual (×2) и Quad (×4)
14.5.2. Память SPI свыше 128 Мбит
14.5.3. Временная диаграмма конфигурирования SPI
14.5.4. Определение максимальной частоты синхросигнала конфигурирования
14.5.5. Особенности при включении питания
14.6. Интерфейс конфигурирования в режиме Master BPI
14.6.1. Поддержка режима асинхронного чтения
14.6.2. Поддержка страничного режима
14.6.3. Поддержка режима синхронного чтения
14.6.4. Определение максимальной частоты синхросигнала конфигурирования
14.6.5. Особенности последовательности включения питания
14.7. Граничное сканирование и JTAG конфигурирование
14.7.1. Контроллер TAP и архитектура JTAG
14.7.2. Временная диаграмма граничного сканирования
14.7.3. Использование граничного сканирования в устройствах FPGA 7-й серии
14.7.4. Конфигурирование нескольких устройств
14.7.5. Трассировка сигналов JTAG
14.7.6. Конфигурирование через граничное сканирование
14.8. Порт динамического реконфигурирования DRP
14.8.1. Динамическое реконфигурирование функциональных блоков
14.8.2. Логика динамического реконфигурирования функциональных блоков
14.8.3. Определение порта DRP логики FPGA
4.9. Выводы

Заключение

Приложение А. Примитивы FPGA 7-й серии

А.1. Примитивы внутренней логики
А.1.1. Примитивы запоминающих элементов
А.1.2. Примитивы функциональных генераторов
А.1.3. Примитив CFGLUT5 динамически реконфигурируемого функционального генератора LUT
А.1.4. Примитив быстрого арифметического переноса CARRY4
А.1.5. Примитивы мультиплексоров
А.1.6. Примитивы сдвиговых регистров
А.1.7. Примитивы распределенной памяти RAM
А.1.8. Примитивы распределенной памяти ROM
А.1.9. Примитив STARTUPE2

А.2. Примитив секции DSP48E1
А.2.1. Внутренние регистры секции DSP48E1
А.2.2. Атрибуты примитива секции DSP48E1

А.3. Макросы секции DSP48E1
А.3.1. Макрос MULT MACRO
А.3.2. Макрос MACC MACRO
А.3.3. Макрос ADDMACC MACRO
А.3.4. Макрос ADDSUB MACRO
А.3.5. Макросы COUNTER LOAD MACRO и COUNTER TC MACRO
А.3.6. Макрос EQ COMPARE MACRO
А.3.7. Порты макросов секции DSP48E1
А.3.8. Атрибуты макросов секции DSP48E1

А.4. Примитивы блока памяти RAM
А.4.1. Порты примитива RAMB36E1
А.4.2. Сигналы портов примитива RAMB36E1
А.4.3. Атрибуты примитивов блока памяти RAM
А.4.4. Описание атрибутов
А.5. Макросы блока памяти RAM
А.5.1. Макрос BRAM TDP MACRO
А.5.2. Макрос BRAM SDP MACRO
А.5.3. Макрос BRAM SINGLE MACRO
А.5.4. Атрибуты макросов блока памяти RAM

А.6. Примитивы памяти FIFO
А.6.1. Порты примитивов памяти FIFO
А.6.2. Атрибуты примитивов памяти FIFO
А.6.3. Диапазоны смещения флагов «почти полный» и «почти пустой»
А.7. Макросы памяти FIFO
А.7.1. Макрос FIFO DUALCLOCK MACRO
А.7.2. Макрос FIFO SYNC MACRO
А.7.3. Порты макросов памяти FIFO
А.7.4. Атрибуты макросов памяти FIFO

А.8. Примитивы блока ECC
А.8.1. Порты примитивов блока ECC
А.8.2. Атрибуты примитивов блока ECC

А.9. Примитивы элементов ввода-вывода
А.9.1. Примитивы IBUF и IBUFG
А.9.2. Примитив IBUF IBUFDISABLE
А.9.3. Примитив IBUF INTERMDISABLE
А.9.4. Примитивы IBUFDS и IBUFGDS
А.9.5. Примитивы IBUFDS DIFF OUT и IBUFGDS DIFF OUT
А.9.6. Примитив IBUFDS DIFF OUT IBUFDISABLE
А.9.7. Примитив IBUFDS IBUFDISABLE
А.9.8. Примитив IBUFDS INTERMDISABLE

А.9.9. Примитив IOBUF
А.9.10. Примитив IOBUFDS
А.9.11. Примитив IOBUFDS DCIEN
А.9.12. Примитив IOBUFDS DIFF OUT
А.9.13. Примитив IOBUFDS DIFF OUT DCIEN
А.9.14. Примитив IOBUFDS DIFF OUT INTERMDISABLE
А.9.15. Примитив IOBUFDS INTERMDISABLE
А.9.16. Примитив OBUF
А.9.17. Примитив OBUFDS
А.9.18. Примитив OBUFT
А.9.19. Примитив OBUFTDS
А.9.20. Атрибуты примитивов ввода-вывода
А.9.21. Ограничения блоков ввода-вывода

А.10. Примитивы логических ресурсов ввода-вывода
А.10.1. Примитивы IDELAYE2 и ODELAYE2
А.10.2. Порты примитивов IDELAYE2 и ODELAYE2
А.10.3. Атрибуты примитивов IDELAYE2 и ODELAYE2
А.10.4. Режимы функционирования примитивов IDELAYE2 и ODELAYE2
А.10.5. Примитив IDELAYCTRL
А.10.6. Примитивы IDDR и ODDR
А.10.7. Примитив ISERDESE2
А.10.8. Атрибуты примитива ISERDESE2
А.10.9. Примитив OSERDESE2
А.10.10. Атрибуты примитива OSERDESE2
А.10.11. Примитив IN FIFO
А.10.12. Примитив OUT FIFO

А.11. Примитивы ресурсов синхронизации
А.11.1. Возможности соединений элементов ресурсов синхронизации FPGA 7-й серии
А.11.2. Правила размещения CC-входов
А.11.3. Примитив BUFGCTRL
А.11.4. Примитив BUFG
А.11.5. Примитивы BUFGCE и BUFGCE 1
А.11.6. Примитивы BUFGMUX и BUFGMUX 1
А.11.7. Примитив BUFGMUX CTRL
А.11.8. Примитив BUFIO
А.11.9. Примитив BUFR
А.11.10. Примитив BUFMR
А.11.11. Примитивы BUFH и BUFHCE

А.12. Примитивы блоков MMCM и PLL
А.12.1. Примитивы MMCME2 BASE и MMCME2 ADV
А.12.2. Примитивы PLLE2 BASE и PLLE2 ADV
А.12.3. Порты блоков MMCM и PLL
А.12.4. Атрибуты примитивов блоков MMCM и PLL
А.13. Выводы конфигурирования FPGA 7-й серии

Приложение Б. Временные модели FPGA 7-й серии

Б.1. Временная модель CPLD семейства XC9500XL

Б.2. Временная модель CPLD семейства CoolRunner-II

Б.3. Временные модели внутреннейлоги ки FPGA 7-й серии
Б.3.1. Общие временные модели и параметры секции CLB
Б.3.2. Временные параметры мультиплексоров секции CLB
Б.3.3. Временные параметры и характеристики цепи переноса
Б.3.4. Временные модели и временные параметры распределеннойпамяти RAM секции блока CLB
Б.3.5. Временная модель и временные характеристики сдвигового регистра SRL

Б.4. Временная модель блока RAM
Б.4.1. Временные параметры блока RAM
Б.4.2. Временные характеристики блока RAM
Б.4.3. Временная модель блока RAM

Б.5. Временные параметры блока ECC
Б.5.1. Синхронизация стандартной записи
Б.5.2. Синхронизация стандартного чтения

Б.6. Временные модели памяти FIFO
Б.6.1. Временные параметры памяти FIFO
Б.6.2. Запись в пустую память FIFO
Б.6.3. Запись в полную или почти полную память FIFO 7
Б.6.4. Чтение из полнойп амяти FIFO
Б.6.5. Чтение из пустойи ли почти пустойп амяти FIFO
Б.6.6. Переустановка всех флагов
Б.6.7. Одновременное чтение и запись в режиме двойной синхронизации

Б.7. Временные модели ресурсов ввода-вывода
Б.7.1. Временная модель примитива IDELAY
Б.7.2. Временная модель примитива IDELAYCTRL
Б.7.3. Временная модель примитива ODELAYE2
Б.7.4. Временные модели блока ILOGIC
Б.7.5. Временные модели примитива OLOGIC

Б.8. Временные модели расширенных логических ресурсов ввода-вывода
Б.8.1. Временная модель блока ISERDESE2
Б.8.2. Временная модель подмодуля Bitslip
Б.8.3. Временная модель блока OSERDESE2

Б.9. Временные характеристики непрерывнойи прерывистойзагрузк и данных в режиме SelectMAP

Литература

Список сокращений

Предметный указатель


А тем временем, я себе эту книгу заказал и она уже у меня есть:


Будем осваивать, не спеша...

____Производитель заявил о появлении в линейке семейства ПЛИС Xilinx 16нм MPSoC Zynq UltraScale+ кристаллов с оптимизированной процессорной подсистемой в виде - Dual-core ARM Cortex-A53 MPCore. Таким образом, наравне с мощными ресурсами квадро-ядра Quad-core ARM Cortex-A53 MPCore в кристаллах серий - EG и EV, дополнительно появляются микросхемы с «облегченной» версией Dual-core ARM Cortex-A53 MPCore получившими обозначение - CG. Перечень подсемейств классифицированных по емкости включает семь типов кристаллов в восьми различных корпусах от 484 до 1517 ножек.
____Новая версия структуры MPSoC не содержит графический процессор, применение которого оправдано в случаях выполнения специфических задач ускорения обработки изображений. Благодаря такому гибкому подходу производителя, разработчики получают возможность выбрать наиболее подходящий вариант MPSoC Zynq UltraScale+ для собственных разработок с учётом оптимальности затрат и утилизации ресурсов. Доступность новых кристаллов MPSoC Zynq UltraScale+ серии CG ожидается в следующем году.

Более подробно с обновленным составом и описанием MPSoC Zynq UltraScale+ можно познакомиться по ссылке: ds890_ultrascale_overview.pdf

.


____Результаты тестирования нового семейства ПЛИС UltraScale+ компании Xilinx показали, что это семейство более чем вдвое превосходит ПЛИС 7 семейства по показателю «производительность/потребляемая мощность».


____ПЛИС нового семейства UltraScale+ выполнены по технологии 16 нм FinFET+, в отличие от технологии 28 нм, по которой производятся ПЛИС 7 семейства. Помимо нового техпроцесса, улучшения затронули цепи тактирования, статическую память, блоки DSP и последовательные приёмопередатчики. Режим работы ядра ПЛИС при пониженном напряжении питания ещё больше повышает энергоэффективность. Для оценки и оптимизации энергопотребления разработчикам доступно программное средство Xilinx Power Estimator (XPE), совместимое с Vivado и ISE.

Результаты тестирования, выраженные в относительных единицах, приведены в таблице:



Более подробная информацию читайте на сайте производителя.

____Вопросы энергопотребления играют важную роль при применении ПЛИС. Эффективное энергопотребление необходимо не только устройствам с автономным питанием, но и для стационарной и бортовой аппаратуры, где остро стоят вопросы охлаждения. Поэтому компания Xilinx уделяет большое внимание этой проблеме.



источник

.


____Компания Xilinx сообщила, что первые 7 нм микросхемы ПЛИС Versal, представляющие собой адаптивную платформу для ускорения вычислений (ACAP), были получены с фабрики и готовы к поставке заказчикам.


____На сайте Xilinx показан процесс доставки и распаковки первой партии микросхем. В комментарии к видео говорится, что микросхемы были установлены на плату и запущены в работу за рекордно короткий срок – всего 3 часа. А развернуть OC Linux удалось всего за 4 рабочих дня!
____Вероятно, что очень скоро первые заказчики так же смогут ознакомиться с новой платформой и оценить все её преимущества. Пока речь идёт только об инженерных образцах, и в Россию поставки начнутся с некоторой задержкой. Тем не менее, рождение новой платформы состоялось, и разработчики могут смело закладывать её в свои новые проекты. Для выбора микросхем ПЛИС Versal уже выпущен и доступен для изучения product selection guide.


.

.


____Компания Xilinx анонсировала устройство серии Virtex UltraScale+ с рекордным для одиночной микросхемы ПЛИС количеством логических элементов и выводов ввода-вывода – XCVU19P.


____Основное назначение данной микросхемы ПЛИС – прототипирование ASIC и реализация алгоритмов наивысшей сложности. Количество логических ячеек впечатляет – их почти 9 миллионов!

Характеристики ПЛИС XCVU19P:

• системных логических ячеек, тыс. шт.: 8 938
  
  
• модулей DSP, шт.: 3 840
  
  
• встроенная память, Мбит: 224
  
  
• PCIe Gen3 x16/Gen4x8/CCIX, шт.: 8
  
  
• трансиверы GTY/GTM (32,75/58 Гбит/с), шт.: 80/0
  
  
• пользовательские I/O, шт.: 2 072
  

____Являясь продуктом самого высшего уровня, микросхемы ПЛИС XCVU19P от Xilinx несомненно заинтересует самых передовых разработчиков и компании, решающие задачи проектирования и прототипирования самых современных электронных устройств.


.

.


____Компания Xilinx анонсировала микросхемы ПЛИС Virtex UltraScale+ со встроенной HBM-памятью объёмом 16 гигабайт, что ровно в два раза превышает показатели уже поставляемых микросхем с HBM памятью (XCVU33P, XCVU35P и XCVU37P) – XCVU45P и XCVU47P.


____Память типа HBM устанавливается стеком, то есть отдельные микросхемы памяти монтируются стопкой друг над другом на том же корпусе, в котором размещается сама ПЛИС. Понятно, что данный метод обеспечивает по сравнению с классическим расположением памяти существенную экономию по площади размещения на плате. Другим существенным преимуществом HBM-памяти является возможность параллельного доступа к большому числу банков памяти (32 порта доступа), что обеспечивает феноменально высокую пропускную способность – до 460 Гбайт/с, то есть приблизительно в 20 раз быстрее, чем стандартная память типа DDR-4. При этом энергопотребление снижается на 75%.
____Таким образом, преодолевается проблема недостаточной пропускной способности тракта памяти, и получается идеальное решение для высокопроизводительных систем по обработке больших массивов данных, в которых временные задержки, связанные с недостаточной скоростью работы памяти, являются критическими, например, в таких областях, как:

• адаптивный ИИ;
  
  
• СУБД и системы анализа данных;
  
  
• транскодирование и обработка видео;
  
  
• системы безопасности.
  

____Производство микросхем ПЛИС Virtex UltraScale+ с 16 Гбайт HBM памятью начнётся уже осенью 2019 года.


.

DOWNLOAD NOW: https://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/vitis.html?mkt_tok=NDA5LVdZWC03MjQAAAF93bxd7sbFHlpOKFt9lCQIrvV0WpDMSDsDmGfsWZwt2PTf8RRggo5vfahS0F1jVqkgaEW4aj9SzzKTfEf3LaWJpxXRBYxjcPOXvltny39Q


Vitis Unified Software Platform 2021.1 Release Highlights (Основные характеристики версии Vitis Unified Software Platform 2021.1):​

• Xilinx Kria System-on-Modules (SOMs) KV260 vision AI starter kit support. The full Vitis flow for ML (DPU inference engine) + X (RTL kernel and Vitis HLS based computer vision kernels).
  (Поддержка стартового набора Xilinx Kria System-on-Modules (SOM) KV260 Vision AI. Полный поток Vitis для ML (механизм вывода DPU) + X (ядро RTL и ядра компьютерного зрения на основе Vitis HLS).
  >> Learn More: https://github.com/Xilinx/kv260-vitis?mkt_tok=NDA5LVdZWC03MjQAAAF93bxd7kuI1dfX6YdoCPVNwyma8_mwJoVVXzauA8eJxcOcA5AuPB6KEQe5_I0dPZNJWHCxFIAfxhdbDRml8-lN4uad2q2_isfEEKVyTOU2
  
  
• Additional new C/C++ Vision, DSP, Graph, HPC, Database, Security, Sparse, Data Analytics, Codec in image processing, Compression performance-optimized libraries on FPGA and/or Versal ACAP over CPU/GPUs.
  (Дополнительные новые C/C ++ Vision, DSP, Graph, HPC, Database, Security, Sparse, Data Analytics, Codec в обработке изображений, библиотеки с оптимизированной производительностью сжатия на FPGA и/или Versal ACAP через CPU/GPU.)
  
  
• Enhanced Vitis Core Development Kit design flow on Versal ACAP devices.
  (Усовершенствованный процесс проектирования комплекта Vitis Core Development Kit на устройствах Versal ACAP.)
  
  
• New Vitis Model Composer tool enables rapid design exploration and verification within the MathWorks Simulink environment, enabling co-simulation of blocks targeting AI Engines and Programmable Logic, code generation, and test bench creation.
  (Новый инструмент Vitis Model Composer позволяет быстро исследовать и проверять проект в среде MathWorks Simulink, обеспечивая совместное моделирование блоков, нацеленных на механизмы искусственного интеллекта и программируемую логику, генерацию кода и создание испытательных стендов.)
  >> Learn More: https://www.xilinx.com/products/design-tools/vitis/vitis-model-composer.html?mkt_tok=NDA5LVdZWC03MjQAAAF93bxd7uO-VT6vZjMLqPVBqK8g3ZZr0SC19v8g7ujSRcYAo9Jy0p9HbeB7il8w_6uJd
  
  
• New Vitis HLS Flow Navigator GUI for quick access to flow phases and reports.
  (Новый графический интерфейс Vitis HLS Flow Navigator для быстрого доступа к фазам потока и отчётам.)
  

• Documentation
  https://www.xilinx.com/products/design-tools/vitis/vitis-platform.html?mkt_tok=NDA5LVdZWC03MjQAAAF93bxd7p9AVhMy2_O95vcd0XQ-zWM3ujAJ5UlhQ67vrvZhyTgQTg6UOAOpEVG0Ep6f-5UhiAqxYukwHNdurjrTIJGTbbO4wPcYCI6UOdyl#documentation
  
  
• Tutorials
  https://github.com/Xilinx/Vitis-Tutorials?mkt_tok=NDA5LVdZWC03MjQAAAF93bxd7psvqUv32dGE3rde2zGb1e2eU25MkWKdNZLtxA_aYEBT1kToDYCtrTw8ZT0O_pZCooetm6LIzF6VBaDWmYfTFABndY0of1HEhyRD
  
  
• Developer Program
  https://developer.xilinx.com/en/developer-program.html?mkt_tok=NDA5LVdZWC03MjQAAAF93bxd7g-VKcer5IJtnSe1BQJyGBN0_RnF43aZWKnPbDmEufW9NbY_ZT6C6G0q4Z9lAEeWqTlxehf5KxKTWak_ZpySdKPhDcIwf6KkIxfi
  

.

Компания AMD объявила о завершении приобретения компании Xilinx в рамках сделки с полным пакетом акций. Приобретение, о котором первоначально было объявлено 27 октября 2020 года.


Более подробно, читать тут: https://www.macrogroup.ru/news/2022/amd-zavershila-sdelku-po-priobreteniyu-xilinx?utm_medium=email&utm_source=UniSender&utm_campaign=






.