RUЭВМ
Вы хотите отреагировать на этот пост ? Создайте аккаунт всего в несколько кликов или войдите на форум.
Январь 2022
ПнВтСрЧтПтСбВс
     12
3456789
10111213141516
17181920212223
24252627282930
31      

Календарь Календарь

Последние темы
» HM-SHA256-FPGA_v001. Main.
автор Viktor2312 Вчера в 17:28

» HM-SHA256-FPGA_v001. R0_I0_B0...65535.
автор Viktor2312 Вчера в 02:58

» Литература по ИИ. Книги, журналы, разное...
автор Viktor2312 Пт Янв 21 2022, 02:00

» HM-SHA256-FPGA_v001. Теория, статьи, разное...
автор Viktor2312 Ср Янв 19 2022, 08:37

» ДР Vita Удачи!
автор Viktor2312 Пн Янв 17 2022, 23:27

» HM-SHA256-FPGA_v001. R0_I1_B0...65535.
автор Viktor2312 Вс Янв 16 2022, 17:15

» HM-SHA256-FPGA_v001. Детали, Datasheet, "железо" и т. д...
автор Viktor2312 Вс Янв 16 2022, 15:32

» HM-SHA256-FPGA_v001. Обсуждение, флейм.
автор Viktor2312 Вс Янв 16 2022, 15:25

» Щупаем Arduino Pro.mini.328P
автор Viktor2312 Ср Янв 12 2022, 01:41

» НГ - 2021/2022 !!!
автор Viktor2312 Пт Дек 31 2021, 13:25

» Электроника КР-04. Информация, документы, фото.
автор ведущий_специалист Сб Дек 25 2021, 12:31

» Амфитон 25у-002С
автор Viktor2312 Пт Дек 24 2021, 00:16

» Зачем, я это делаю, я не знаю, но мне нравится...
автор Viktor2312 Ср Дек 22 2021, 02:40

» HM-SHA256-v1. Разные наработки. Часть-1.
автор Viktor2312 Пт Дек 17 2021, 00:54

» сетевой медиаплеер Dune HD Base 3.0 и его встроенный БП
автор Viktor2312 Пн Дек 13 2021, 15:30

» Микросхемы ПЛИС семейства Spartan-3A
автор Viktor2312 Пт Дек 10 2021, 10:31

» Ковыряшки, изучение, осмысление, ссылки...
автор Viktor2312 Чт Дек 02 2021, 04:02

» Микропроцессорная лаборатория "Микролаб К580ИК80", УМК-80, УМПК-80 и др.
автор Электротехник Вс Ноя 28 2021, 19:42

» HM-SHA256-SMD-v1. 003_Теория, статьи разное.
автор Viktor2312 Пт Ноя 12 2021, 00:22

» HM-SHA256-SMD-v1. 005_Итерация0, Раунд0 (ITER0_ADDER_v001).
автор Viktor2312 Чт Ноя 11 2021, 12:31

» HM-SHA256-SMD-v1. 004_Обсуждение, флейм.
автор Viktor2312 Чт Ноя 11 2021, 12:09

» HM-SHA256-SMD-v1. 001_Детали, Datasheet.
автор Viktor2312 Чт Ноя 11 2021, 11:47

» HM-SHA256-SMD-v1. 002_Оптимизация, улучшения, ускорение...
автор Viktor2312 Вт Ноя 09 2021, 11:54

» ПЭВМ Специалист-МХ
автор SpaceEngineer Вс Ноя 07 2021, 19:21

» HM-SHA256-DIP-v1. (74AC) МФДС - Модули формирования дополнительных слов.
автор Viktor2312 Чт Ноя 04 2021, 19:08

Самые активные пользователи за месяц
Viktor2312
Микросхемы ПЛИС семейства Spartan-3A Vote_l10Микросхемы ПЛИС семейства Spartan-3A Voting10Микросхемы ПЛИС семейства Spartan-3A Vote_r10 

Поиск
 
 

Результаты :
 


Rechercher Расширенный поиск


Микросхемы ПЛИС семейства Spartan-3A

Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty Микросхемы ПЛИС семейства Spartan-3A

Сообщение  Viktor2312 Сб Янв 09 2016, 14:39

1
Spartan-3A


Чувствую впереди будет, что-то такое:

Спойлер:
1. https://cloud.mail.ru/public/ewdA/8YZqhQW5u

2.







...


Последний раз редактировалось: Viktor2312 (Пн Дек 06 2021, 04:50), всего редактировалось 2 раз(а)
Viktor2312
Viktor2312
Гуру++

Сообщения : 16324
Дата регистрации : 2012-08-10
Возраст : 43
Откуда : Пятигорск

Вернуться к началу Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty .

Сообщение  Viktor2312 Пт Дек 03 2021, 05:24

2
Документация.


Решил, что нужно сохранить, пока оно есть и доступно, а то знаем, проходили уже, как производители убирают документацию и другую информацию на семейства, которые они считают устаревшими. К тому же похоже, что скоро это всё сильно мне потребуется...


Data Sheets (Спецификация)

DS529 - Spartan-3A FPGA Family Data Sheet (v2.1)
Dec 18, 2018
Document Type: Data Sheets

Includes the overview, specifications, and pinouts for the Spartan-3A FPGA family.

(Включает обзор, спецификации и распиновку для семейства Spartan-3A FPGA.)

Скачать


DS706 - Extended Spartan-3A Family Overview (v1.1)
Feb 03, 2011
Document Type: Data Sheets

This document introduces the Extended Spartan-3A family of FPGAs. It provides features, a device summary, functional overview, packaging options, and ordering information for the device family.

(Этот документ знакомит с семейством ПЛИС Extended Spartan-3A. В нем представлены функции, краткое описание устройства, функциональный обзор, варианты упаковки и информация для заказа для данного семейства устройств.)

Скачать


Spartan-3A/3AN Starter Kit Schematics (v1.0.2)
Aug 21, 2007
Document Type: Data Sheets,Board Files

Spartan-3A/3AN FPGA Starter Kit board schematics.

(Схема платы стартового комплекта Spartan-3A/3AN FPGA.)

Скачать


DS610 - Spartan-3A DSP FPGA Family: Complete Data Sheet (v3.0)
Oct 04, 2010
Document Type: Data Sheets

The Spartan-3A DSP family of Field-Programmable Gate Arrays (FPGAs) solves the design challenges in most high-volume, cost-sensitive, high-performance DSP applications.

(Семейство программируемых вентильных матриц (ПЛИС) Spartan-3A DSP решает проблемы проектирования в большинстве высокопроизводительных, дорогостоящих и высокопроизводительных DSP-приложений большого объема.)

Скачать


DS681 - XA Spartan-3A Automotive FPGA Family Data Sheet (v2.1)
Feb 05, 2021
Document Type: Data Sheets

The Xilinx Automotive (XA) Spartan-3A family of FPGAs solves the design challenges in most high-volume, cost-sensitive, I/O-intensive automotive electronics applications.

(Семейство ПЛИС Xilinx Automotive (XA) Spartan-3A решает проблемы проектирования в большинстве крупных, дорогостоящих и требовательных к вводу-выводу приложений автомобильной электроники.)

Скачать


DS705 - XA Spartan-3A DSP Automotive FPGA Family Data Sheet (v2.0)
Apr 18, 2011
Document Type: Data Sheets

The Xilinx Automotive (XA) Spartan-3A DSP family of FPGAs solves the design challenges in most high-volume, cost-sensitive, high-performance DSP automotive applications. The XA Spartan-3A DSP family includes hardened DSP MACs with pre-adders, providing significant increases in the throughput and performance of this low-cost family.

(Семейство ПЛИС Xilinx Automotive (XA) Spartan-3A DSP решает проблемы проектирования в большинстве крупных, дорогостоящих и высокопроизводительных автомобильных приложений DSP. Семейство DSP XA Spartan-3A включает усиленные MAC-адреса DSP с предварительными сумматорами, обеспечивающие значительное увеличение пропускной способности и производительности этого недорогого семейства.)

Скачать


UG334 - Spartan-3A/3AN FPGA Starter Kit Board User Guide (v1.1)
Jun 19, 2008
Document Type: Data Sheets

This user guide describes the components and operation of the Spartan-3A/3AN FPGA Starter Kit Board, for Revision D. The Starter Kit provides a low-cost, easy-to-use development and evaluation platform for Spartan-3A/3AN FPGA designs.

(В этом руководстве пользователя описываются компоненты и работа платы стартового комплекта Spartan-3A/3AN FPGA для версии D. Стартовый комплект представляет собой недорогую, простую в использовании платформу разработки и оценки для Spartan-3A/3AN FPGA. конструкции.)

Скачать


UG330 - Spartan-3A Starter Kit Board User Guide for Revision C Board (v1.3)
Jun 21, 2007
Document Type: Data Sheets

Describes the original Revision C Spartan-3A FPGA Starter Kit Board. See UG334 for the Revision D board.

(Описывает исходную плату стартового набора Spartan-3A FPGA Revision C. См. UG334 для платы Revision D)

Скачать


Extended Spartan-3A Family CLKFX Jitter Calculator (v1.0.6)
Sep 16, 2010
Document Type: Data Sheets

Excel file to calculate DFS output jitter based on input and output clock frequencies. Applies to Spartan-3A, Spartan-3AN, and Spartan-3A DSP platforms.

(Файл Excel для расчета выходного джиттера DFS на основе входных и выходных тактовых частот. Применимо к платформам DSP Spartan-3A, Spartan-3AN и Spartan-3A.)

Скачать


Extended Spartan-3A Family ASCII Pinouts and Excel Footprints (v1.3)
Jan 09, 2009
Document Type: Data Sheets

Comma-delimited ASCII text files and Excel footprints for each package type in the Extended Spartan-3A Family (Spartan-3A, Spartan-3AN, and Spartan-3A DSP platforms).

(Текстовые файлы ASCII с разделителями-запятыми и посадочные места Excel для каждого типа пакета в расширенном семействе Spartan-3A (платформы Spartan-3A, Spartan-3AN и Spartan-3A DSP).)

Скачать


Spartan-3A DSP FPGA Pinouts and Excel Footprints (v1.2)
Jun 02, 2008
Document Type: Data Sheets

Comma-delimited ASCII text files and Excel footprints for each package type.

(Текстовые файлы ASCII с разделителями-запятыми и посадочные места Excel для каждого типа пакета.)

Скачать


DS557 - Spartan-3AN FPGA Family Data Sheet (v4.3)
Jan 10, 2019
Document Type: Data Sheets

Includes the overview, specifications, and pinouts for the Spartan-3AN FPGA family.

(Включает обзор, спецификации и распиновку для семейства Spartan-3AN FPGA.)

Скачать


DS698 - XPS InSystem Flash (v1.01b) (v1.3)
Sep 16, 2009
Document Type: Data Sheets

The InSystem Flash (ISF) is a type of serial flash memory and it is present only on Spartan-3AN devices. The Spartan-3AN FPGA family is the sub-family of Spartan-3A FPGA devices.

(InSystem Flash (ISF) - это тип последовательной флэш-памяти, которая присутствует только на устройствах Spartan-3AN. Семейство ПЛИС Spartan-3AN - это подсемейство устройств ПЛИС Spartan-3A.)

Скачать


DS569 - XPS General Purpose Input/Output (GPIO) (v2.00a) Data Sheet (v2.0)
Dec 02, 2009
Document Type: Data Sheets

This document describes the specifications for the General Purpose Input/Output (GPIO) core for the Processor Local Bus (PLB). The XPS GPIO is a 32-bit peripheral that attaches to the PLBv4.6.

(В этом документе описываются спецификации ядра ввода/вывода общего назначения (GPIO) для локальной шины процессора (PLB). XPS GPIO - это 32-разрядное периферийное устройство, которое подключается к PLBv4.6.)

Скачать


DS588 - XPS Delta-Sigma Digital to Analog Converter (v1.01a) Data Sheet (v1.9)
Dec 02, 2009
Document Type: Data Sheets

The digital to analog converter (DAC) converts a binary number into a voltage directly proportional to the value of the binary number. A variety of applications use DAC including waveform generators and programmable voltage sources.

(Цифро-аналоговый преобразователь (ЦАП) преобразует двоичное число в напряжение, прямо пропорциональное значению двоичного числа. В различных приложениях используется ЦАП, включая генераторы сигналов и программируемые источники напряжения.)

Скачать


DS583 - XPS SYSACE (System ACE) Interface Controller (v1.01a) Data Sheet (v2.0)
Dec 02, 2009
Document Type: Data Sheets

The XPS System ACE Interface Controller (or, interchangeably, the XPS SYSACE) is the interface between the Processor Local Bus (PLB) and the Microprocessor Interface (MPU) of the System ACE Compact Flash solution peripheral. This module attaches to the PLB.

(Контроллер интерфейса XPS System ACE (или, взаимозаменяемо, XPS SYSACE) - это интерфейс между локальной шиной процессора (PLB) и интерфейсом микропроцессора (MPU) периферийного устройства решения System ACE Compact Flash. Этот модуль подключается к PLB.)

Скачать


DS313 - Spartan-3L Low Power FPGA Family (v1.2)
Apr 18, 2008
Document Type: Data Sheets

Low-power Spartan-3L data sheet. Explains how the Spartan-3L family is different from the Spartan-3 family. Note that this family is being discontinued. For specifications and other information common to both families, see the standard Spartan-3 data sheet.

(Паспорт мало потребляющего Spartan-3L. Объясняет, чем семейство Spartan-3L отличается от семейства Spartan-3. Обратите внимание, что это семейство больше не выпускается. Технические характеристики и другую информацию, общую для обоих семейств, см. В стандартном техническом описании Spartan-3.)

Скачать


DS573 - LogiCORE IP XPS Timer/Counter (v1.02a) Data Sheet (v2.0)
Apr 19, 2010
Document Type: Data Sheets

This document describes the specifications for a XPS Timer/Counter core for the Processor Local Bus.

(В этом документе описываются спецификации ядра таймера/счетчика XPS для локальной шины процессора.)

Скачать


DS571 - XPS UART Lite (v1.02a) Data Sheet (v1.8 )
Jun 22, 2011
Document Type: Data Sheets

The XPS Universal Asynchronous Receiver Transmitter (UART) Lite Interface connects to the PLB (Processor Local Bus) and provides the controller interface for asynchronous serial data transfer. This soft IP core is designed to interface with the PLBV46.

(Облегченный интерфейс универсального асинхронного приемного передатчика (UART) XPS подключается к PLB (локальной шине процессора) и обеспечивает интерфейс контроллера для асинхронной последовательной передачи данных. Это программное ядро IP предназначено для взаимодействия с PLBV46.)

Скачать


DS587 - XPS Delta-Sigma Analog to Digital Converter (ADC) (v1.01a) (v2.2)
Dec 02, 2009
Document Type: Data Sheets

When digital systems are used in real-world applications, it is often necessary to convert an analog voltage level to a binary number. The value of this number is directly or inversely proportional to the voltage. The analog to digital conversion is realized in the XPS Delta-Sigma ADC (XPS ADC) using Delta-Sigma conversion technique. This soft IP core isdesigned to interface with the PLB (Processor Local Bus).

(Когда цифровые системы используются в реальных приложениях, часто необходимо преобразовать аналоговый уровень напряжения в двоичное число. Значение этого числа прямо или обратно пропорционально напряжению. Аналого-цифровое преобразование реализовано в дельта-сигма-АЦП XPS (XPS ADC) с использованием техники дельта-сигма-преобразования. Это программное ядро IP предназначено для взаимодействия с PLB (локальной шиной процессора). )

Скачать


DS582 - LogiCORE IP XPS Timebase Watchdog Timer (v1.02a) Data Sheet (v1.3)
Jul 23, 2010
Document Type: Data Sheets

The XPS Timebase Watchdog Timer Interface is a 32-bit peripheral that provides a 32-bit free-running timebase and watchdog timer.

(Интерфейс сторожевого таймера XPS Timebase - это 32-битное периферийное устройство, которое обеспечивает 32-битную автономную временную развертку и сторожевой таймер.)

Скачать


DS581 - XPS External Peripheral Controller (EPC) v1.02a (v2.0)
Sep 16, 2009
Document Type: Data Sheets

This is the data sheet for the XPS External Peripheral Controller (EPC) v1.02a core.

(Это лист данных для ядра внешнего периферийного контроллера XPS (EPC) v1.02a.)

Скачать


DS570 - LogiCORE IP XPS Serial Peripheral Interface (SPI) (v2.02a) Data Sheet (v2.7)
Jun 22, 2011
Document Type: Data Sheets

The XPS Serial Peripheral Interface (SPI) connects to the PLB V4.6 (Processor Local Bus with Xilinx simplifications) and provides a serial interface to SPI devices such as SPI EEPROMs and SPI serial flash devices.

(Последовательный периферийный интерфейс XPS (SPI) подключается к PLB V4.6 (локальная шина процессора с упрощениями Xilinx) и обеспечивает последовательный интерфейс для устройств SPI, таких как SPI EEPROM и последовательные флэш-устройства SPI.)

Скачать


DS579 - LogiCORE IP XPS Central DMA Controller (v2.03a) Data Sheet (v3.4)
Dec 14, 2010
Document Type: Data Sheets

The XPS Central DMA Controller provides simple Direct Memory Access (DMA) services to peripherals and memory devices on the PLB. The controller transfers a programmable quantity of data from a source address to a destination address without processor intervention.

(Центральный контроллер DMA XPS обеспечивает простой прямой доступ к памяти (DMA), (ПДП) для периферийных устройств и устройств памяти на PLB. Контроллер передает программируемое количество данных с адреса источника на адрес назначения без вмешательства процессора.)

Скачать


DS572 - LogiCORE IP XPS Interrupt Controller (v2.01a) Data Sheet (v2.6)
Apr 19, 2010
Document Type: Data Sheets

The XPS Interrupt Controller (XPS INTC) concentrates multiple interrupt inputs from peripheral devices to a single interrupt output to the system processor. The registers for checking, enabling and acknowledging interrupts are accessed through a slave interface for the Processor Local Bus (PLB V4.6). The number of interrupts and other aspects can be tailored to the target system.

(Контроллер прерываний XPS (XPS INTC) концентрирует несколько входных прерываний от периферийных устройств к одному выходу прерывания для системного процессора. Доступ к регистрам для проверки, разрешения и подтверждения прерываний осуществляется через подчиненный интерфейс локальной шины процессора (PLB V4.6). Количество прерываний и другие аспекты могут быть адаптированы к целевой системе.)

Скачать


DS707 - LogiCORE IP XPS PS2 Controller (v1.01b) (v1.6)
Apr 19, 2010
Document Type: Data Sheets

The LogiCORE IP XPS PS2 Controller is a PLB (Processor Local Bus) slave that is designed to control PS2 devices such as keyboard and mouse. The PS2 protocol is a simple bidirectional serial protocol.

(Контроллер LogiCORE IP XPS PS2 - это подчиненное устройство PLB (локальная шина процессора), предназначенное для управления устройствами PS2, такими как клавиатура и мышь. Протокол PS2 - это простой двунаправленный последовательный протокол.)

Скачать


DS575 - LogiCORE IP XPS Multi-CHannel External Memory Controller (XPS MCH EMC) (v3.01a) Data Sheet (v1.8 )
Jun 22, 2011
Document Type: Data Sheets

The Xilinx LogiCORE Multichannel External Memory Controller (XPS MCH EMC) provides the control interface for external synchronous, asynchronous SRAM and Flash memory devices through the MCH or PLB interfaces. It is assumed that the reader is familiar with the PLB and MCH protocol.

(Многоканальный контроллер внешней памяти Xilinx LogiCORE (XPS MCH EMC) обеспечивает интерфейс управления для внешних синхронных, асинхронных устройств SRAM и флэш-памяти через интерфейсы MCH или PLB. Предполагается, что читатель знаком с протоколами PLB и MCH.)

Скачать



DS577 - XPS 16550 UART (v3.00a) Data Sheet (v2.0)
Sep 16, 2009
Document Type: Data Sheets

This is the data sheet for the XPS 16550 UART (v3.00a) core.

(Это лист данных для ядра XPS 16550 UART (v3.00a). )

Скачать


DS206 - LogiCORE IP 32-Bit Initiator/Target v3 & v4 for PCI Data Sheet (v14.1)
Oct 16, 2012
Document Type: Data Sheets

The Initiator/Target core for PCI is a pre-implemented and fully tested module for Xilinx FPGAs. The pinout for each device and the relative placement of the internal logic are pre-defined.

(Инициатор/целевое ядро для PCI - это предварительно реализованный и полностью протестированный модуль для ПЛИС Xilinx. Распиновка для каждого устройства и относительное размещение внутренней логики предварительно определены.)

Скачать


DS205 - LogiCORE IP 64-Bit Initiator/Target v3 & v4 for PCI Data Sheet (v15.1)
Oct 16, 2012
Document Type: Data Sheets

The 64-Bit Initiator/Target Core v3 and v4 for PCI is a pre-implemented and fully tested module for Xilinx FPGAs. The pinout for each device and the relative placement of the internal logic are predefined.

(64-битный инициатор/целевое ядро v3 и v4 для PCI - это предварительно реализованный и полностью протестированный модуль для ПЛИС Xilinx. Распиновка для каждого устройства и относительное размещение внутренней логики предопределены.)

Скачать


DS299 - LogiCORE IP ChipScope Pro Integrated Logic Analyzer (ILA) (1.04a) Data Sheet (v3.2)
Jun 22, 2011
Document Type: Data Sheets

The ChipScope Pro Integrated Logic Analyzer (ILA) core is a customizable logic analyzer core that can be used to monitor any internal signal of your design. The ILA core includes many advanced features of modern logic analyzers, including boolean trigger equations, trigger sequences, and storage qualification.

(Ядро интегрированного логического анализатора (ILA) ChipScope Pro - это настраиваемое ядро логического анализатора, которое можно использовать для мониторинга любого внутреннего сигнала вашей конструкции. Ядро ILA включает в себя множество расширенных функций современных логических анализаторов, включая логические уравнения запуска, последовательности запуска и квалификацию хранилища.)

Скачать


DS646 - LogiCORE IP ChipScope Pro Integrated Controller ( ICON) (v1.05a) Data Sheet (v2.2)
Jun 22, 2011
Document Type: Data Sheets

The LogiCORE IP ChipScope Pro Integrated CONtroller core (ICON) provides an interface between the JTAG Boundary Scan (BSCAN) interface of the FPGA device and the ChipScope Pro cores.

(Ядро интегрированного контроллера LogiCORE IP ChipScope Pro (ICON) обеспечивает интерфейс между интерфейсом JTAG Boundary Scan (BSCAN) устройства FPGA и ядрами ChipScope Pro.)

Скачать


DS444 - IP Processor Block RAM (BRAM) Block (v1.00a) Data Sheet (v2.3)
Mar 01, 2011
Document Type: Data Sheets

The BRAM Block is a configurable memory module that attaches to a variety of BRAM Interface Controllers.

(Блок BRAM - это настраиваемый модуль памяти, который подключается к различным контроллерам интерфейса BRAM.)

Скачать


DS618 - LogiCORE IP PLBv46 to PLBv46 Bridge (v1.04a) Data Sheet (v1.7)
Mar 01, 2011
Document Type: Data Sheets

The PLBv46 (Processor Local Bus Version 4.6 with Xilinx simplification) to PLBv46 Bridge allows the designer to connect two PLB buses. The PLBv46 to PLBv46 Bridge can be used to isolate the slow PLB peripherals from the primary PLB and improve the system performance.

(PLBv46 (локальная шина процессора версии 4.6 с упрощением Xilinx) к мосту PLBv46 позволяет проектировщику подключать две шины PLB. Мост PLBv46 - PLBv46 можно использовать для изоляции медленных периферийных устройств PLB от основного PLB и повышения производительности системы.)

Скачать


DS537 - XPS LL TEMAC (v2.03a) Data Sheet (v2.6)
Dec 14, 2010
Document Type: Data Sheets

This document provides the design specification for the XPS_LL_TEMAC soft Ethernet core.

(Этот документ предоставляет проектную спецификацию для ядра Soft Ethernet XPS_LL_TEMAC.)

Скачать


DS483 - Utility Flip-Flop (v1.10a) Data Sheet (v1.8 )
Dec 02, 2009
Document Type: Data Sheets

The Utility Flip-Flop is a pipelining glue-logic core intended for use in a Xilinx Platform Studio (XPS) project.

(Utility Flip-Flop - это конвейерное ядро связующей логики, предназначенное для использования в проекте Xilinx Platform Studio (XPS). )

Скачать


DS631 - XPS Mutex (v1.00.c) Data Sheet (v1.5)
Jun 24, 2009
Document Type: Data Sheets

This is the data sheet for the XPS Mutex (v1.00.c) core.

(Это лист данных для ядра XPS Mutex (v1.00.c). )

Скачать


DS632 - XPS Mailbox (v2.00a) Data Sheet (v1.2)
Jun 24, 2009
Document Type: Data Sheets

This is the data sheet for the XPS Mailbox (v2.00a) core.

(Это лист данных для ядра XPS Mailbox (v2.00a). )

Скачать


DS639 - LogiCORE IP XPS Universal Bus 2.0 Device (v7.01a) Data Sheet (v3.4)
Oct 16, 2012
Document Type: Data Sheets

The Xilinx Universal Serial Bus 2.0 High Speed Device with Processor Local Bus (PLBv4.6) enables USB connectivity to the user’s design with a minimal amount of resources. This interface is suitable for USB-centric, high-performance designs, bridges, and legacy port replacement operations.

(Высокоскоростное устройство Xilinx Universal Serial Bus 2.0 с процессорной локальной шиной (PLBv4.6) обеспечивает возможность USB-подключения к пользовательскому дизайну с минимальным объемом ресурсов. Этот интерфейс подходит для высокопроизводительных проектов, связанных с USB, мостов и операций по замене устаревших портов.)

Скачать


DS482 - Utility Reduced Logic (v1.00a) Data Sheet (v1.6)
Dec 02, 2009
Document Type: Data Sheets

The Utility Reduced Logic core applies a logic reduction function over an input vector to generate a single bit result. The core is intended as glue logic between peripherals.

(Ядро Utility Reduced Logic применяет функцию сокращения логики к входному вектору для генерации однобитового результата. Ядро предназначено как связующее звено между периферийными устройствами.)

Скачать


DS694 - Utility IO Multiplexer (v1.00a) Data Sheet (v1.2)
Dec 02, 2009
Document Type: Data Sheets

The Utility IO Multiplexer module provides a multiplexing function between two IO vectors to one IO vector.

(Модуль Utility IO Multiplexer обеспечивает функцию мультиплексирования между двумя векторами ввода-вывода в один вектор ввода-вывода.)

Скачать


DS565 - PLBV46 Master Burst (v1.01a) Data Sheet (v2.0)
Dec 14, 2010
Document Type: Data Sheets

The PLBV46 Master Burst is a continuation of the Xilinx family of IBM CoreConnect compatible LogiCORE products. It provides a bi-directional interface between a User IP core and the PLB v4.6 bus standard. This version of the PLBV46 Master Burst has been designed for PLBV46 Master operations consisting of single data beat read or write transfers and Fixed Length Burst Transfers of 2 to 16 data beats.

(PLBV46 Master Burst является продолжением семейства Xilinx продуктов LogiCORE, совместимых с IBM CoreConnect. Он обеспечивает двунаправленный интерфейс между ядром User IP и стандартом шины PLB v4.6. Эта версия PLBV46 Master Burst была разработана для основных операций PLBV46, состоящих из однократных операций чтения или записи данных и пакетных передач фиксированной длины от 2 до 16 битов данных.)

Скачать


DS606 - LogiCORE IP XPS IIC Bus Interface (v2.03a) Data Sheet (v1.11)
Jun 22, 2011
Document Type: Data Sheets

This product specification defines the architecture, hardware (signal) interface, software (register) interface and parameterization options for the XPS IIC module. It provides a low speed, two wire, serial bus interface to a large number of popular devices.

(Эта спецификация продукта определяет архитектуру, аппаратный (сигнальный) интерфейс, программный (регистрационный) интерфейс и варианты параметризации для модуля XPS IIC. Он обеспечивает низкоскоростной двухпроводной интерфейс последовательной шины для большого количества популярных устройств.)

Скачать


DS580 - LogiCORE IP XPS Ethernet Lite Media Access Controller Data Sheet (v2.2)
Sep 21, 2010
Document Type: Data Sheets

This is the data sheet for the XPS Ethernet Lite Media Access Controller (v4.00a) core.

(Это лист данных для ядра XPS Ethernet Lite Media Access Controller (v4.00a). )

Скачать


DS643 - LogiCORE IP Multi-Port Memory Controller (v6.06.a) Data Sheet (v3.2)
Feb 22, 2013
Document Type: Data Sheets

The LogiCORE IP Multi-Port Memory Controller is a fully parameterizable memory controller that supports SDRAM/DDR/DDR2/DDR3/LPDDR memory.

(Многопортовый контроллер памяти LogiCORE IP - это полностью параметризуемый контроллер памяти, который поддерживает память SDRAM/DDR/DDR2/DDR3/LPDDR.)

Скачать


DS484 - Utility Bus Split (v1.00a) Data Sheet (v1.6)
Dec 02, 2009
Document Type: Data Sheets

The Utility Bus Split core splits a bus into smaller buses using the Xilinx Platform Studio (XPS). The core splits one input bus into two output buses which serve as glue logic between peripherals.

(Ядро с разделением служебной шины разделяет шину на меньшие шины с помощью Xilinx Platform Studio (XPS). Ядро разделяет одну входную шину на две выходные шины, которые служат связующим звеном между периферийными устройствами.)

Скачать


DS481 - Utility Vector Logic (v1.00a) Data Sheet (v1.6)
Dec 02, 2009
Document Type: Data Sheets

The Utility Vector Logic core takes two vector operands and bit wise applies a logic function to generate a single vector result. This core is intended as glue logic between peripherals.

(Ядро Utility Vector Logic принимает два векторных операнда и побитово применяет логическую функцию для генерации одного векторного результата. Это ядро задумано как связующее звено между периферийными устройствами.)

Скачать


DS323 - LogiCORE IP Ethernet Statistics v3.5 Data Sheet (v2.6)
Mar 01, 2011
Document Type: Data Sheets

The LogiCORE IP Ethernet Statistics core provides a user-configurable collection of statistical counters that can be used to gather network traffic statistics for Xilinx Ethernet Media Access Controller (MAC) products.

(Ядро LogiCORE IP Ethernet Statistics предоставляет настраиваемый пользователем набор статистических счетчиков, которые можно использовать для сбора статистики сетевого трафика для продуктов Xilinx Ethernet Media Access Controller (MAC). )

Скачать


DS695 - XPS Thin Film Transistor (TFT) Controller (v2.00a) (v1.3)
Sep 16, 2009
Document Type: Data Sheets

The XPS Thin Film Transistor (TFT) controller is a hardware display controller IP core capable of displaying 256k colors. The XPS TFT controller connects as a master on the PLB V4.6 (Processor Local Bus with Xilinx simplification) and reads the video pixel data from PLB attached video memory.

(Контроллер XPS на тонкопленочных транзисторах (TFT) представляет собой IP-ядро аппаратного контроллера дисплея, способное отображать 256 тыс. Цветов. Контроллер XPS TFT подключается в качестве ведущего к PLB V4.6 (локальная шина процессора с упрощением Xilinx) и считывает данные пикселей видео из подключенной видеопамяти PLB.)

Скачать


DS282 - ChipScope OPB IBA (Bus Analyzer) Data Sheet (v6.1)
Jun 24, 2009
Document Type: Data Sheets

The ChipScope OPB IBA core is a specialized Bus Analyzer core designed to debug embedded systems containing the IBM CoreConnect On-Chip Peripheral Bus (OPB).

(Ядро ChipScope OPB IBA - это специализированное ядро анализатора шины, предназначенное для отладки встроенных систем, содержащих периферийную шину IBM CoreConnect On-Chip Peripheral Bus (OPB). )

Скачать


DS604 - 3GPP2 Turbo Encoder v2.0 Data Sheet (v2.5)
Apr 02, 2007
Document Type: Data Sheets

This is the data sheet for 3GPP2 Turbo Encoder v2.0

(Это лист данных для 3GPP2 Turbo Encoder v2.0. )

Скачать


DS449 - LogiCORE IP Fast Simplex Link (FSL) Bus (v2.11f) Data Sheet (v2.5)
Dec 18, 2012
Document Type: Data Sheets

The LogiCORE IP FSL V20 Fast Simplex Link (FSL) Bus is a uni-directional point-to-point communication channel bus used to perform fast communication between any two design elements on the FPGA when implementing an interface to the FSL bus. The FSL interface is available on the Xilinx MicroBlaze processor.

(Шина Fast Simplex Link (FSL) LogiCORE IP FSL V20 - это однонаправленная шина канала связи точка-точка, используемая для быстрой связи между любыми двумя элементами конструкции на ПЛИС при реализации интерфейса с шиной FSL. Интерфейс FSL доступен на процессоре Xilinx MicroBlaze.)

Скачать


DS619 - ChipScope PLBv46 IBA (Bus Analyzer) Data Sheet (v3.0)
Apr 07, 2009
Document Type: Data Sheets

The ChipScope PLB Integrated Bus Analyzer (IBA) core is a specialized bus analyzer core designed to debug embedded systems that contain the IBM CoreConnect Processor Local Bus (PLB) version 4.6.

(Ядро интегрированного анализатора шины (IBA) ChipScope PLB - это специализированное ядро анализатора шины, предназначенное для отладки встроенных систем, содержащих локальную шину процессора IBM CoreConnect (PLB) версии 4.6.)

Скачать


DS525 - 802.16e CTC Encoder v3.0 Data Sheet (v3.0)
Apr 24, 2009
Document Type: Data Sheets

This is the data sheet for the 802.16e CTC Encoder v3.0 core.

(Это лист данных для ядра 802.16e CTC Encoder v3.0. )

Скачать


DS562 - LogiCORE PLBv46 Slave Burst (v1.01a) Data Sheet (v1.2)
Jun 22, 2010
Document Type: Data Sheets

The PLBv46 Slave Burst core is a part of the Xilinx family of PLB v4.6 compatible products. It provides a bi-directional interface between a User IP core and the PLB v4.6 bus standard.

(Ядро PLBv46 Slave Burst является частью семейства Xilinx продуктов, совместимых с PLB v4.6. Он обеспечивает двунаправленный интерфейс между ядром User IP и стандартом шины PLB v4.6.)

Скачать


DS403 - PLBV46 to OPB Bridge (v1.00a) (v1.2)
Dec 13, 2007
Document Type: Data Sheets

This is the data sheet for the PLBV46 to OPB Bridge (v1.00a) core.

(Это лист данных для ядра PLBV46 - OPB Bridge (v1.00a). )

Скачать


DS726 - OPB to PLBV46 Bridge (v1.01a) (v1.4)
Apr 24, 2009
Document Type: Data Sheets

The On-Chip Peripheral Bus (OPB) to Processor Local Bus (PLB v4.6) Bridge module translates OPB transactions into PLBV46 transactions. It functions as a slave on the OPB side and a master on the PLBV46 side.

(Модуль моста между периферийной шиной (OPB) и локальной шиной процессора (PLB v4.6) преобразует транзакции OPB в транзакции PLBV46. Он функционирует как ведомое устройство на стороне OPB и ведущее устройство на стороне PLBV46.)

Скачать


DS321 - LogiCORE IP Endpoint PIPE v1.8 for PCI Express Data Sheet (v2.0)
Jul 23, 2010
Document Type: Data Sheets

The LogiCORE IP Endpoint PIPE (PHY Interface) for PCI Express 1-lane core is a high-bandwidth scalable and reliable serial interconnect intellectual property building block for use with the Spartan-3, Spartan-3E, and Spartan-3A FPGAs in conjunction with an external PHY device.

(LogiCORE IP Endpoint PIPE (PHY-интерфейс) для однополосного ядра PCI Express - это масштабируемый и надежный блок интеллектуальной собственности для последовательного межсоединения с высокой пропускной способностью для использования с ПЛИС Spartan-3, Spartan-3E и Spartan-3A в сочетании с внешнее устройство PHY.)

Скачать


DS561 - PLBv46 Slave Single (v1.01a) Data Sheet (v1.3)
Jun 22, 2010
Document Type: Data Sheets

The PLBv46 Slave Single device is part of the Xilinx family of PLB v4.6 compatible products which provides a singles only bi-directional interface between a User IP core and the PLB v4.6 bus standard. This version of the core has been optimized for slave operation on the version 4.6 PLB Bus.

(Одиночное ведомое устройство PLBv46 является частью семейства Xilinx продуктов, совместимых с PLB v4.6, которое обеспечивает только одиночный двунаправленный интерфейс между ядром IP пользователя и стандартом шины PLB v4.6. Эта версия ядра была оптимизирована для работы ведомого устройства на шине PLB версии 4.6.)

Скачать


DS471 - Channel FIFO (CFIFO) (v1.00a) (v1.8 )
Apr 24, 2009
Document Type: Data Sheets

This is the data sheet for the Channel FIFO core.

(Это лист данных для ядра Channel FIFO.)

Скачать


DS649 - LogiCORE IP XPS Controller Area Network (CAN) (v3.01a) Data Sheet (v4.2)
Jul 23, 2010
Document Type: Data Sheets

The LogiCORE IP Controller Area Network (CAN) product specification defines the architecture and features of the Xilinx CAN controller core. This document also defines the addressing and functionality of the various registers in the design, in addition to describing the user interface.

(Спецификация продукта LogiCORE IP Controller Area Network (CAN) определяет архитектуру и функции ядра контроллера Xilinx CAN. Этот документ также определяет адресацию и функциональность различных регистров в проекте в дополнение к описанию пользовательского интерфейса.)

Скачать


DS633 - PLB to FSL Bridge v1.00a (v1.0)
Jul 04, 2007
Document Type: Data Sheets

The PLB to FSL Bridge can be used to provide FSL interface connection to any PLB v4.6 master. Both FSL master and slave interfaces are available for bi-directional transfer of data.

(Мост PLB-FSL может использоваться для обеспечения подключения интерфейса FSL к любому ведущему устройству PLB v4.6. Для двунаправленной передачи данных доступны как главный, так и подчиненный интерфейсы FSL.)

Скачать


DS563 - PLBV46 Master Single (v1.00a) (v1.2)
Apr 24, 2009
Document Type: Data Sheets

This is the data sheet for the PLBV46 Master Single (v1.00a) core.

(Это лист данных для ядра PLBV46 Master Single (v1.00a). )

Скачать


DS531 - Processor Local Bus (PLB) v4.6 (v1.05a) Data Sheet (v1.3)
Sep 21, 2010
Document Type: Data Sheets

The Xilinx 128-bit Processor Local Bus (PLB) v4.6 provides bus infrastructure for connecting an optional number of PLB masters and slaves into an overall PLB system. It consists of a bus control unit, a watchdog timer, and separate address, write, and read data path units, as well as an optional DCR (Device Control Register) slave interface to provide access to its bus error status registers.

(128-битная локальная шина процессора (PLB) Xilinx v4.6 обеспечивает шинную инфраструктуру для подключения дополнительного количества ведущих и ведомых устройств PLB в общую систему PLB. Он состоит из блока управления шиной, сторожевого таймера и отдельных блоков тракта адреса, записи и чтения данных, а также дополнительного подчиненного интерфейса DCR (регистр управления устройством) для обеспечения доступа к его регистрам состояния ошибки шины.)

Скачать


DS568 - LogiCORE XPS LL FIFO (v1.02a) Data Sheet (v1.9)
Mar 01, 2011
Document Type: Data Sheets

The XPS LL FIFO is a soft IP core designed for Xilinx FPGAs. This core allows memory mapped access to a LocalLink interface. The core can be used to interface to the XPS LL TEMAC without the need to use DMA. Other uses include interfacing to the LocalLink interfaces on PLBv46 PCIe and PLBv46 PCI.

(XPS LL FIFO - это программное IP-ядро, разработанное для ПЛИС Xilinx. Это ядро обеспечивает доступ с отображением памяти к интерфейсу LocalLink. Ядро может использоваться для взаимодействия с XPS LL TEMAC без необходимости использования DMA. Другие применения включают взаимодействие с интерфейсами LocalLink на PLBv46 PCIe и PLBv46 PCI.)

Скачать


DS634 - IEEE 802.16e CTC Decoder v4.0 Data Sheet (v1.3)
Dec 02, 2009
Document Type: Data Sheets

The IEEE 802.16e CTC decoder core performs iterative decoding of channel data that has been encoded as described in Section 8.4.9.2.3 of the IEEE Std 802.16e-2005 specification and corrigendum IEEE P802.16Rev2/D0b (June 2007).

(Ядро декодера CTC IEEE 802.16e выполняет итеративное декодирование данных канала, которые были закодированы, как описано в разделе 8.4.9.2.3 спецификации IEEE Std 802.16e-2005 и исправлении IEEE P802.16Rev2 / D0b (июнь 2007 г.). )

Скачать


DS591 - OPB Universal Serial Bus 2.0 Device (v1.00a) Data Sheet (v1.0)
May 10, 2007
Document Type: Data Sheets

This is the data sheet for the OPB Universal Serial Bus 2.0 Device (v1.00a) core.

(Это лист данных для ядра OPB Universal Serial Bus 2.0 Device (v1.00a). )

Скачать


DS650 - Agilent Trace Core 2 (ATC2) (v1.04a) Data Sheet (v2.2)
Jun 22, 2011
Document Type: Data Sheets

The Agilent Trace Core 2 (ATC2) is a customizable debug capture core that is specially designed to work with the latest generation logic analyzers from Agilent Technologies. The ATC2 core provides external Agilent logic analyzers access to internal FPGA design nets.

(Agilent Trace Core 2 (ATC2) - это настраиваемое ядро отладки, которое специально разработано для работы с логическими анализаторами последнего поколения от Agilent Technologies. Ядро ATC2 предоставляет внешним логическим анализаторам Agilent доступ к внутренним схемам проектирования FPGA.)

Скачать


DS593 - Platform Cable USB II Data Sheet (v1.5.1)
Aug 07, 2018
Document Type: Data Sheets

Platform Cable USB II provides integrated firmware, hardware, and software to deliver high-performance, reliable and easy-to-perform configuration of Xilinx devices.

(Platform Cable USB II предоставляет встроенное микропрограммное обеспечение, оборудование и программное обеспечение для обеспечения высокопроизводительной, надежной и простой в использовании конфигурации устройств Xilinx. )

Скачать


DS284 - LogiCORE IP ChipScope Pro Virtual Input/Output (VIO) (v1.04a) Data Sheet (v3.2)
Jun 22, 2011
Document Type: Data Sheets

The Virtual Input/Output (VIO) core is a customizable core that can both monitor and drive internal FPGA signals in real time.

(Ядро виртуального ввода/вывода (VIO) - это настраиваемое ядро, которое может как отслеживать, так и управлять внутренними сигналами ПЛИС в реальном времени.)

Скачать


DS616 - PLBV46 PCI Full Bridge (v1.04a) Data Sheet (v1.4)
Jun 22, 2011
Document Type: Data Sheets

The PLBV46 PCI Full Bridge design provides full bridge functionality between the Xilinx PLB and a 32-bit Revision 2.2 compliant Peripheral Component Interconnect (PCI) bus.

(Конструкция полного моста PCI PLBV46 обеспечивает полную функциональность моста между Xilinx PLB и 32-разрядной шиной Peripheral Component Interconnect (PCI), совместимой с версией 2.2.)

Скачать


DS440 - Channelized Direct Memory Access and Scatter Gather Data Sheet (v1.5.1)
Feb 25, 2010
Document Type: Data Sheets

This is the data sheet for the Channelized Direct Memory Access and Scatter Gather core.

(Это лист данных для ядра Channelized Direct Memory Access и Scatter Gather.)

Скачать


DS275 - 3GPP2 Turbo Decoder v2.1 Data Sheet (v2.1)
Feb 15, 2007
Document Type: Data Sheets

This is the data sheet for 3GPP2 Turbo Decoder v2.1.

(Это лист данных для 3GPP2 Turbo Decoder v2.1. )

Скачать


DS402 - Device Control Register Bus (DCR) v2.9 Data Sheet (v2.1)
Apr 19, 2010
Document Type: Data Sheets

This is the data sheet for the Device Control Register Bus (DCR) v2.9 core.

(Это лист данных для ядра шины регистров управления устройством (DCR) v2.9)

Скачать


DS318 - 3GPP Turbo Decoder v4.0 Data Sheet (v4.0)
Jun 24, 2009
Document Type: Data Sheets

The Turbo Convolution Code (TCC) Decoder core is used in conjunction with a TCC Encoder to provide an extremely effective way of transmitting data reliably over noisy data channels, and is designed to meet the 3GPP Mobile Communication System specification.

(Ядро декодера Turbo Convolution Code (TCC) используется вместе с TCC Encoder, чтобы обеспечить чрезвычайно эффективный способ надежной передачи данных по каналам данных с шумом, и разработано в соответствии со спецификацией системы мобильной связи 3GPP.)

Скачать


DS586 - LogiCORE IP XPS HWICAP (v5.01a) Data Sheet (v1.7.1)
Jun 22, 2011
Document Type: Data Sheets

This product specification describes the functionality of the HWICAP core for the Processor Local Bus (PLB). The XPS HWICAP (Hardware ICAP) IP enables an embedded microprocessor, such as the MicroBlaze or PowerPC to read and write the FPGA configuration memory through the Internal Configuration Access Port (ICAP) at run time, which enables a user to write software programs for an embedded processor that modifies the circuit structure and functionality during the circuit’s operation.

(Эта спецификация продукта описывает функциональные возможности ядра HWICAP для локальной шины процессора (PLB). XPS HWICAP (Hardware ICAP) IP позволяет встроенному микропроцессору, например MicroBlaze или PowerPC, читать и записывать конфигурационную память FPGA через внутренний порт доступа к конфигурации (ICAP) во время выполнения, что позволяет пользователю писать программы для встроенного процессора, который изменяет структуру и функциональность схемы, во время работы схемы.)

Скачать


DS300 - Platform Cable USB Data Sheet (v3.3)
Jun 25, 2014
Document Type: Data Sheets

Platform Cable USB is a high-performance download cable that attaches to user hardware for the purpose of programming or configuring Xilinx devices such as ISP Configuration PROMs, CPLDs, and FPGAs.

(Platform Cable USB - это высокопроизводительный загрузочный кабель, который подключается к пользовательскому оборудованию с целью программирования или настройки устройств Xilinx, таких как PROM конфигурации ISP, CPLD и FPGA.)

Скачать


DS123 - Platform Flash In-System Programmable Configuration PROMs Data Sheet (v2.19)
Jun 07, 2016
Document Type: Data Sheets

Complete data sheet for Platform Flash In-System Programmable Configuration PROMs. Available in 1 to 32 Megabit densities (XCF01S, XCF02S, XCF04S, XCF08P, XCF16P, and XCF32P), these PROMs provide an easy-to-use, cost-effective, and reprogrammable method for storing large Xilinx FPGA configuration bitstreams.

(Полный лист данных для ППЗУ с программируемой внутрисистемной флэш-памятью платформы. Доступные с плотностью от 1 до 32 Мегабит (XCF01S, XCF02S, XCF04S, XCF08P, XCF16P и XCF32P), эти PROM обеспечивают простой в использовании, экономичный и перепрограммируемый метод хранения больших потоков битов конфигурации Xilinx FPGA.)

Скачать


DS402 - On-Chip Peripheral Bus V2.0 w/OPB Arbiter Data Sheet (v1.4)
Apr 19, 2010
Document Type: Data Sheets

This is the data sheet for the On-Chip Peripheral Bus V2.0 with OPB Arbiter (v1.10d) core.

(Это лист данных для On-Chip Peripheral Bus V2.0 с ядром OPB Arbiter (v1.10d). )

Скачать


DS986 - Kria KV260 Vision AI Starter Kit Data Sheet (v1.0)
Apr 20, 2021
Document Type: Data Sheets

Contains the specifications for the Kria KV260 Vision AI starter kit.

(Содержит спецификации для стартового набора Kria KV260 Vision AI.)

Скачать


DS416 - Direct Memory Access and Scatter Gather (v2.01a) (v1.5)
Apr 24, 2009
Document Type: Data Sheets

The DMA SG service is a continuation of the Xilinx family of IBM CoreConnect compatible LogiCORE products. It provides direct memory access (DMA) allowing for a bounded number of sequential data transfers to take place between regions in the address space, typically between memory and an I/O device, without processor management of individual transfers. This service also provides Scatter Gather (SG) functionality allowing a sequence of DMA operations to be prespecified by software and performed automatically without further processor intervention.

(Служба DMA SG является продолжением семейства Xilinx продуктов LogiCORE, совместимых с IBM CoreConnect. Он обеспечивает прямой доступ к памяти (DMA), позволяющий осуществлять ограниченное количество последовательных передач данных между областями в адресном пространстве, обычно между памятью и устройством ввода-вывода, без управления процессором отдельных передач. Эта служба также обеспечивает функциональность Scatter Gather (SG), позволяющую программно задавать последовательность операций прямого доступа к памяти и выполнять их автоматически без дальнейшего вмешательства процессора.)

Скачать


UG065 - PHY Daughter Card User Guide (v1.0)
May 05, 2004
Document Type: Data Sheets

This guide documents the PHY daughter card for use with Xilinx ML32x Development Platforms.

(В этом руководстве описана дочерняя карта PHY для использования с платформами разработки Xilinx ML32x.)

Скачать



...


Последний раз редактировалось: Viktor2312 (Сб Дек 04 2021, 17:30), всего редактировалось 4 раз(а)

_________________
"ЛП & ТИ"
Viktor2312
Viktor2312
Гуру++

Сообщения : 16324
Дата регистрации : 2012-08-10
Возраст : 43
Откуда : Пятигорск

Вернуться к началу Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty .

Сообщение  Viktor2312 Сб Дек 04 2021, 13:01

3
Разное.


1.
Спойлер:

Микросхемы ПЛИС семейства Spartan-3A 0_13ea7b_6d3a814d_orig


Data Sheets

DS706 - Extended Spartan-3A Family Overview / Расширенный обзор семейства Spartan-3A ( ver1.1, 187 KB )
Скачать

This document introduces the Extended Spartan-3A family of FPGAs. It provides features, a device summary, functional overview, packaging options, and ordering information for the device family.


DS529 -  Spartan-3A FPGA Family Data Sheet ( ver2.0, 5937 KB )
Скачать

Spartan-3A FPGA Family Data Sheet, including Overview, Specifications, and Pinouts. See the Spartan-3 Generation User Guides for additional information.


Extended Spartan-3A Family CLKFX Jitter Calculator ( ver1.0.6, 8 KB )  [ZIP]
Скачать

Микросхемы ПЛИС семейства Spartan-3A 0_13ea7c_b11a50cd_orig

Excel file to calculate DFS output jitter based on input and output clock frequencies. Applies to Spartan-3A, Spartan-3AN, and Spartan-3A DSP platforms.


Extended Spartan-3A Family ASCII Pinouts and Excel Footprints ( ver1.3, 417 KB )  [ZIP]
Скачать

Микросхемы ПЛИС семейства Spartan-3A 0_13ea7d_38598671_orig

Comma-delimited ASCII text files and Excel footprints for each package type in the Extended Spartan-3A Family (Spartan-3A, Spartan-3AN, and Spartan-3A DSP platforms).


Микросхемы ПЛИС семейства Spartan-3A 0_13ea98_e7023c18_orig
XC3S200A-4VQG100C


...


Последний раз редактировалось: Viktor2312 (Сб Дек 04 2021, 13:18), всего редактировалось 3 раз(а)

_________________
"ЛП & ТИ"
Viktor2312
Viktor2312
Гуру++

Сообщения : 16324
Дата регистрации : 2012-08-10
Возраст : 43
Откуда : Пятигорск

Вернуться к началу Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty .

Сообщение  Viktor2312 Сб Дек 04 2021, 13:12

4
Документация.


Tutorials (Учебники)


ISE 11 In-Depth Tutorial (v11.2)
Jun 24, 2009
Document Type: Tutorials

ISE 11 Software Design Suite.

(Интегрированное программное средство разработки, версии 11)

Скачать



...


Последний раз редактировалось: Viktor2312 (Сб Дек 04 2021, 17:32), всего редактировалось 1 раз(а)

_________________
"ЛП & ТИ"
Viktor2312
Viktor2312
Гуру++

Сообщения : 16324
Дата регистрации : 2012-08-10
Возраст : 43
Откуда : Пятигорск

Вернуться к началу Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty .

Сообщение  Viktor2312 Сб Дек 04 2021, 13:44

5
Документация.

Release Notes (Примечания к выпуску)


UG631 - Xilinx ISE Design Suite 14: Release Notes, Installation, and Licensing (v14.7)
Jul 10, 2020
Document Type: Release Notes

Release information, What's New, installation, and licensing for ISE design tools.

(Информация о выпуске, что нового, установка и лицензирование средств проектирования ISE.)

Скачать



...


Последний раз редактировалось: Viktor2312 (Сб Дек 04 2021, 17:33), всего редактировалось 1 раз(а)

_________________
"ЛП & ТИ"
Viktor2312
Viktor2312
Гуру++

Сообщения : 16324
Дата регистрации : 2012-08-10
Возраст : 43
Откуда : Пятигорск

Вернуться к началу Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty .

Сообщение  Viktor2312 Сб Дек 04 2021, 14:06

6
Документация.

Errata (Опечатки)


EN036 - XC3S1400A Errata for Engineering Samples (v1.1)
Apr 16, 2007
Document Type: Errata

Spartan-3A XC3S1400A Errata for Engineering Samples.

(Spartan-3A XC3S1400A Исправления для инженерных образцов.)

Скачать


EN035 - XC3S700A Errata for Engineering Samples (v1.1)
Apr 16, 2007
Document Type: Errata

Spartan-3A XC3S700A Errata for Engineering Samples.

(Spartan-3A XC3S700A Исправления для инженерных образцов.)

Скачать


EN033 - XC3S700AN Errata for Engineering Samples (v1.3)
Sep 12, 2007
Document Type: Errata

Spartan-3AN XC3S700AN Errata.

(Spartan-3AN XC3S700AN Опечатки.)

Скачать


EN028 - XC3S200AN Errata for Engineering Samples (v1.2)
Aug 16, 2007
Document Type: Errata

Spartan-3AN XC3S200AN Errata

(Spartan-3AN XC3S200AN Опечатки.)

Скачать


EN032 - XC3S400AN Errata for Engineering Samples (v1.2)
Sep 24, 2007
Document Type: Errata

Spartan-3AN XC3S400AN Errata

(Spartan-3AN XC3S400AN Опечатки.)

Скачать


EN034 - XC3S1400AN Errata for Engineering Samples (v1.3)
Aug 31, 2007
Document Type: Errata

Spartan-3AN XC3S1400AN Errata

(Spartan-3AN XC3S1400AN Опечатки.)

Скачать


EN027 - XC3S50AN Errata for Engineering Samples (v1.2)
Dec 12, 2007
Document Type: Errata

Spartan-3AN XC3S50AN Errata

(Spartan-3AN XC3S50AN Опечатки.)

Скачать



...


Последний раз редактировалось: Viktor2312 (Сб Дек 04 2021, 17:28), всего редактировалось 1 раз(а)

_________________
"ЛП & ТИ"
Viktor2312
Viktor2312
Гуру++

Сообщения : 16324
Дата регистрации : 2012-08-10
Возраст : 43
Откуда : Пятигорск

Вернуться к началу Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty .

Сообщение  Viktor2312 Сб Дек 04 2021, 16:33

7
Документация.

Board Files


Spartan-3A/3AN Starter Kit Schematics (v1.0.2)
Aug 21, 2007
Document Type: Data Sheets,Board Files

Spartan-3A/3AN FPGA Starter Kit board schematics.

(Схема платы стартового комплекта Spartan-3A/3AN FPGA.)

Скачать

Associated File(s): Скачать


Spartan-3A/3AN FPGA Starter Kit Board Gerber Plots (v1.0)
Aug 02, 2007
Document Type: Board Files

Gerber board layout plots in PDF format for the Spartan-3A and Spartan-3AN FPGA Starter Kit boards.

(Графики компоновки платы Gerber в формате PDF для плат Spartan-3A и Spartan-3AN FPGA Starter Kit.)

Скачать


Микросхемы ПЛИС семейства Spartan-3A 1f510 RDF0087 - Spartan-3A Kit MIG Reference Design Files
Document Type: Board Files

(Файлы эталонного дизайна для MIG комплекта Spartan-3A)

Скачать

_________________
"ЛП & ТИ"
Viktor2312
Viktor2312
Гуру++

Сообщения : 16324
Дата регистрации : 2012-08-10
Возраст : 43
Откуда : Пятигорск

Вернуться к началу Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty .

Сообщение  Viktor2312 Сб Дек 04 2021, 17:19

8
Документация.

Product Briefs (Краткое описание продукта)


XMP004 - IEEE 802.16e CTC Decoder v4.0 Product Brief (v2.1)
Dec 02, 2009
Document Type: Product Briefs

This is the product brief for the IEEE 802.16e CTC Decoder v4.0 core.

(Это краткое описание продукта для ядра IEEE 802.16e CTC Decoder v4.0.)

Скачать



...

_________________
"ЛП & ТИ"
Viktor2312
Viktor2312
Гуру++

Сообщения : 16324
Дата регистрации : 2012-08-10
Возраст : 43
Откуда : Пятигорск

Вернуться к началу Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty .

Сообщение  Viktor2312 Сб Дек 04 2021, 17:26

9
Документация.

Backgrounder (Справочная информация)


2016 North American Automotive PLDs For ADAS Product Leadership Award
(2016 Североамериканские автомобильные PLD получили награду ADAS Product Leadership Award)
Document Type: Backgrounder

Frost & Sullivan 2016 Best Practices Awards

(Награды Frost & Sullivan Best Practices Awards 2016)

https://cloud.mail.ru/public/JCWW/NVVkQjPxH



...

_________________
"ЛП & ТИ"
Viktor2312
Viktor2312
Гуру++

Сообщения : 16324
Дата регистрации : 2012-08-10
Возраст : 43
Откуда : Пятигорск

Вернуться к началу Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty .

Сообщение  Viktor2312 Сб Дек 04 2021, 17:48

10
Документация.

Libraries Guides (Руководства по "библиотекам")


UG613 - Spartan-3A and Spartan-3A DSP Libraries Guide for HDL Designs (v14.7)
Oct 02, 2013
Document Type: Libraries Guides

Describes circuit design elements associated with the Spartan-3A and Spartan-3A DSP architectures. Details for each element include VHDL and Verilog instantiation code, schematic symbols, truth tables, and other information specific to the design element.

(Описывает элементы схемотехники, связанные с архитектурами Spartan-3A и Spartan-3A DSP. Подробная информация для каждого элемента включает в себя код создания экземпляра VHDL и Verilog, схематические символы, таблицы истинности и другую информацию, относящуюся к элементу дизайна.)

Скачать

Associated File(s):

Микросхемы ПЛИС семейства Spartan-3A 1f510 Spartan3a_Library_Guide_14.7_HDL_Templates.zip :  Скачать

Микросхемы ПЛИС семейства Spartan-3A 1f510 Spartan3adsp_Library_Guide_14.7_HDL_Templates.zip : Скачать


UG614 - Spartan-3A and Spartan-3A DSP Libraries Guide for Schematic Designs (v14.7)
Oct 02, 2013
Document Type: Libraries Guides

Describes circuit design elements associated with the Spartan-3A and Spartan-3A DSP architectures. Details for each element include schematic symbols, truth tables, and other information specific to the design element.

(Описывает элементы схемотехники, связанные с архитектурами Spartan-3A и Spartan-3A DSP. Подробности для каждого элемента включают схематические символы, таблицы истинности и другую информацию, относящуюся к элементу дизайна.)

Скачать



...

_________________
"ЛП & ТИ"
Viktor2312
Viktor2312
Гуру++

Сообщения : 16324
Дата регистрации : 2012-08-10
Возраст : 43
Откуда : Пятигорск

Вернуться к началу Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty .

Сообщение  Viktor2312 Сб Дек 04 2021, 18:13

11
Документация.

Customer Notices (Уведомления клиентов)


XCN11019 - Data Sheet Revisions for Xilinx Automotive (XA) Spartan-3A/-3A DSP FPGA Devices (v1.0)
Apr 18, 2011
Document Type: Customer Notices

To communicate some revisions to the Xilinx Automotive (XA) Spartan-3A and Spartan-3A DSP data sheets describing parasitic leakage current that may occur when an input is below -0.2V.

(Чтобы сообщить о некоторых изменениях в таблицах данных Xilinx Automotive (XA) Spartan-3A и Spartan-3A DSP, описывающих паразитный ток утечки, который может возникнуть, когда входное напряжение ниже -0,2 В.)

Скачать


XCN08014 - Package Substrate Change for Spartan-3A and Spartan-3AN Devices (v1.0)
Oct 20, 2008
Document Type: Customer Notices

This notice is to announce the standardization of remaining Spartan-3A devices to the current 2-layer substrate for the FT256 and FTG256 packages.

(В этом уведомлении объявляется о стандартизации оставшихся устройств Spartan-3A на текущую двухслойную подложку для корпусов FT256 и FTG256.)

Скачать

Associated File(s):

Микросхемы ПЛИС семейства Spartan-3A 1f510 rpt112.pdf : Скачать

xtp036.pdf : Скачать


XCN07024 - Spartan-3A/-3AN/-3A DSP Chip-Select Controlled SelectMAP and ICAP Data Loading (v1.0)
Nov 26, 2007
Document Type: Customer Notices

The purpose of this Quality Alert is to communicate that the Non-continuous Slave Parallel (SelectMAP) or ICAP_SPARTAN3A data loading via de-asserting CSI_B does not function as expected, and is not a supported feature of these devices.

(Целью этого предупреждения о качестве является сообщение о том, что непостоянная параллельная загрузка данных ведомого устройства (SelectMAP) или ICAP_SPARTAN3A посредством отмены утверждения CSI_B не работает должным образом и не является поддерживаемой функцией этих устройств.)

Скачать


XCN10001 - Additional Test Site for Xilinx Automotive (XA) Spartan-3/-3E/-3A/-3A DSP devices (v1.0)
Mar 01, 2010
Document Type: Customer Notices

To add Amkor Technology Philippines "ATP", as an additional test site for Xilinx Automotive (XA) Spartan-3/-3E/-3A/-3A DSP devices. There is no change to the form, fit, or function.

(Добавить Amkor Technology Philippines «ATP» в качестве дополнительной испытательной площадки для устройств Xilinx Automotive (XA) Spartan-3/-3E/-3A/-3A DSP. Нет никаких изменений в форме, посадке или функциях.)

Скачать

Associated File(s):

Микросхемы ПЛИС семейства Spartan-3A 1f510 rpt111.pdf : Скачать


XCN13003 - Product Discontinuation Notice: Selected Automotive Spartan-3/-3A DSP FPGA Products (v1.0)
Jan 21, 2013
Document Type: Customer Notices

This notification is to communicate that Xilinx is discontinuing certain Automotive (XA) Spartan-3/-3A DSP FPGA products.

(Это уведомление означает, что Xilinx прекращает выпуск некоторых продуктов Automotive (XA) Spartan-3/-3A DSP FPGA.)

Скачать


XCN14001 - Package Bill of Material Gold (Au) To Copper (Cu) Wire Change for Spartan-3A DSP FPGA Products (v1.0)
Dec 09, 2013
Document Type: Customer Notices

To announce the transitioning of all wire bond package types for Spartan-3A DSP FPGA Products from gold (Au) to copper (Cu) wire.

(Чтобы объявить о переходе всех типов корпусов проводов для продуктов Spartan-3A DSP FPGA с золотых (Au) на медные (Cu) провода.)

Скачать


XCN20010 - Product Discontinuation Notice For Selective Spartan-3A, Virtex-5, Virtex-7 and SSIT FPGA Packages (v1.1)
Oct 05, 2020
Document Type: Customer Notices

The purpose of this notification is to communicate that Xilinx is discontinuing selective packages for Spartan-3A, Virtex-5, Virtex-7 and SSIT FPGA products. This product discontinuation notice (PDN) applies to all speed and temperature-grade variations in the stated package pins.

(Цель этого уведомления - сообщить, что Xilinx прекращает выпуск выборочных пакетов для продуктов Spartan-3A, Virtex-5, Virtex-7 и SSIT FPGA. Это уведомление о прекращении производства продукта (PDN) распространяется на все отклонения по скорости и температуре в указанных выводах на упаковке.)

Скачать


XCN15005 - Package Bill of Material Gold (Au) To Copper (Cu) Wire Change For Automotive (XA) Spartan-6 And (XA) Spartan-3/-3E/-3A/-3A DSP FPGA Products (v1.0)
Jul 06, 2015
Document Type: Customer Notices

To announce the transitioning of all wire bond package types for Automotive “XA” Spartan-3/-3E/-3A/-3A DSP and Spartan-6 FPGA products from gold (Au) to copper (Cu) wire.

(Объявить о переводе проводов всех типов корпусов для автомобильных «XA» Spartan-3/-3E/-3A/-3A DSP и Spartan-6 FPGA с золотых (Au) на медные (Cu) провода.)

Скачать


XCN11002 - Package Bill of Material Gold (Au) To Copper (Cu) Wire Change for Spartan-3, Spartan-3E and Spartan-3A FPGA Products (v1.0)
Aug 15, 2011
Document Type: Customer Notices

To announce the transitioning of all wire bond package types for Spartan-3, Spartan-3E and Spartan-3A FPGA products from gold (Au) to copper (Cu) wire.

(Объявить о переходе всех типов корпусов проводов для продуктов ПЛИС Spartan-3, Spartan-3E и Spartan-3A с золотых (Au) на медные (Cu) провода.)

Скачать


XCN14009 - Addition of Final Test Site for All Automotive (XA) Spartan FPGA Product Family (v1.0)
Feb 10, 2014
Document Type: Customer Notices

To inform customers that Xilinx is adding a final test site in Taiwan for all our Automotive (XA) Spartan-3/-3E/-3A/-3ADSP and Spartan-6 FPGA product families.

(Чтобы проинформировать клиентов о том, что Xilinx добавляет последний испытательный полигон на Тайване для всех наших автомобильных семейств Spartan-3/-3E/-3A/-3ADSP и Spartan-6 FPGA.)

Скачать


XCN11018 - Spartan, Virtex and CoolRunner Series Wire Bond BGA Packaging Material Source Addition (v2.0)
Jul 25, 2011
Document Type: Customer Notices

To communicate the addition of new supply sources for wire bond BGA package core and prepreg material for Spartan/-XL/-II/-IIE/-3/-3E/-3A/-3AN/-3ADSP/-6, XC95XXX, XC95XXXXL, Virtex, Virtex-E, Virtex-II/-ll Pro, and CoolRunner and CoolRunner-II product.

(Чтобы сообщить о добавлении новых источников поставки для сердечника корпуса BGA и материала препрега для Spartan/-XL/-II/-IIE/-3/-3E /-3A/-3AN/-3ADSP/-6, XC95XXX, XC95XXXXL , Virtex, Virtex-E, Virtex-II/-ll Pro, а также CoolRunner и CoolRunner-II.)

Скачать


XTP343 - FAQ: Flash Wafer Fabrication Change and Gold (Au) To Copper (Cu) Transition For Spartan-3AN FPGA Devices (v1.7)
Oct 03, 2016
Document Type: Customer Notices

Frequently Asked Questions: Implications of XCN14003.

(Часто задаваемые вопросы: значение XCN14003.)

Скачать


XCN15029 - Product Discontinuation Notice for Development Systems Products (v1.0)
Jun 22, 2015
Document Type: Customer Notices

To communicate that Xilinx is discontinuing some Development Systems Spartan Kits.

(Чтобы сообщить, что Xilinx прекращает выпуск некоторых комплектов Spartan Kits для систем разработки.)

Скачать


XCN12013 - Product Discontinuation Notice for Development Systems Products (v1.0)
Jun 25, 2012
Document Type: Customer Notices

To communicate that Xilinx is discontinuing certain Development Systems products – LogiCORE, 3GPP RACH Preamble Detector, LogiCORE, 3GPP Searcher, LogiCORE, AEHF Turbo Convolutional Encoder, LogiCORE, AEHF Turbo Convolutional Decoder, and LogiCORE, MOST NIC.

(Чтобы сообщить, что Xilinx прекращает выпуск определенных продуктов системы разработки - LogiCORE, 3GPP RACH Preamble Detector, LogiCORE, 3GPP Searcher, LogiCORE, AEHF Turbo Convolutional Encoder, LogiCORE, AEHF Turbo Convolutional Decoder и LogiCORE, MOST NIC.)

Скачать


XCN09033 - Humidity Indicator Card (HIC) Change (v1.0)
Dec 07, 2009
Document Type: Customer Notices

To inform customers of a change to the Humidity Indicator Card (HIC). There is no change to the form, fit, or function.

(Чтобы проинформировать клиентов об изменении карты индикатора влажности (HIC). Нет никаких изменений в форме, посадке или функциях.)

Скачать


XCN11016 - Product Discontinuation Notice for Development Systems Product (v1.0.1)
Apr 26, 2011
Document Type: Customer Notices

To communicate that Xilinx is discontinuing certain Development Systems products.

(Сообщать, что Xilinx прекращает выпуск определенных продуктов Development Systems.)

Скачать


XCN14003 - Flash Wafer Fabrication Change and Gold (Au) To Copper (Cu) Transition For Spartan-3AN FPGA Devices (v1.3)
Oct 27, 2014
Document Type: Customer Notices

To communicate a change in wafer fabrication facility location and process technology shrink change in-system flash memory used in the Spartan-3AN FPGA devices. In addition, Xilinx is transitioning the wire bond packages from gold (Au) to copper (Cu) wires.

(Чтобы сообщить об изменении местоположения завода по изготовлению полупроводниковых пластин и технологического процесса, изменения в системной флэш-памяти, используемой в устройствах Spartan-3AN FPGA. Кроме того, Xilinx переводит пакеты проводов с золотых (Au) на медные (Cu). )

Скачать



...

_________________
"ЛП & ТИ"
Viktor2312
Viktor2312
Гуру++

Сообщения : 16324
Дата регистрации : 2012-08-10
Возраст : 43
Откуда : Пятигорск

Вернуться к началу Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty .

Сообщение  Viktor2312 Вс Дек 05 2021, 01:32

12
Документация.

Constraints Guide (Руководство по ограничениям).


UG625 (v 11.4) December 2, 2009

Скачать


Содержание руководства.

Это руководство состоит из следующих глав:

  • Об этом Руководстве, обсуждает, что нового в этом Руководстве для ISE Design Suite, и предоставляет другую вводную информацию.

  • Типы ограничений, обсуждает различные типы ограничений, задокументированные в этом Руководстве, включая установщик CPLD, ограничения группировки, логические ограничения, физические ограничения, директивы сопоставления, ограничения размещения, директивы маршрутизации, ограничения синтеза, временные ограничения.

  • Стратегии входа для ограничений Xilinx, обсуждает стратегии входа для ограничений Xilinx, в том числе, какую функцию программного обеспечения ISE использовать для ввода заданного типа ограничения.

  • Стратегии ограничения времени, содержат общие рекомендации, объясняющие, как ограничить время в проектах при использовании инструментов реализации для устройств FPGA.

  • Ограничения Xilinx описывают отдельные ограничения, которые могут использоваться с устройствами Xilinx FPGA и CPLD, включая для каждого ограничения поддержку архитектуры, применимые элементы, описание, правила распространения, примеры синтаксиса и, при необходимости, дополнительную информацию для конкретных ограничений.



.

_________________
"ЛП & ТИ"
Viktor2312
Viktor2312
Гуру++

Сообщения : 16324
Дата регистрации : 2012-08-10
Возраст : 43
Откуда : Пятигорск

Вернуться к началу Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty .

Сообщение  Viktor2312 Вс Дек 05 2021, 10:58

13
Документация.

White Papers (Белая книга).


WP267 - Advanced Security Schemes for Spartan-3A/3AN/3A DSP FPGAs (v1.0)
Aug 15, 2007
Document Type: White Papers

This white paper identifies the top design security threats, explores the advanced security options, and describes how new, low-cost Spartan-3A, Spartan-3AN, and Spartan-3A DSP FPGAs from Xilinx can help protect your products and profits.

(В этом техническом документе определяются основные угрозы безопасности, исследуются расширенные возможности безопасности и описывается, как новые недорогие ПЛИС Spartan-3A, Spartan-3AN и Spartan-3A DSP от Xilinx могут помочь защитить ваши продукты и прибыль.)

Скачать


WP277 - Expanding Dedicated Multipliers (v1.0)
May 22, 2008
Document Type: White Papers

This white paper describes methods for expanding the natural bit-width capability of dedicated multipliers in a way that will make best use of the complete FPGA resources.

(В этом техническом документе описаны методы расширения возможностей выделенных умножителей естественной разрядности таким образом, чтобы максимально использовать все ресурсы FPGA.)

Скачать


WP324 - New High Speed Broadcast Video Connectivity Solution (3G) with Low-cost FPGAs (v1.0)
Nov 28, 2007
Document Type: White Papers

Using Xilinx Spartan-3E and Spartan-3A FPGAs, a National Semiconductor PHY, and a Xilinx video processing stack provides a very cost-effective and flexible approach to the challenges of multi-rate broadcast.

(Использование ПЛИС Xilinx Spartan-3E и Spartan-3A, PHY National Semiconductor и стека обработки видео Xilinx обеспечивает очень экономичный и гибкий подход к проблемам многоскоростного вещания.)

Скачать


WP260 - Memory Interfaces Made Easy with Xilinx FPGAs and the Memory Interface Generator (v1.0)
Feb 16, 2007
Document Type: White Papers

This white paper discusses the various memory interface controller design challenges and Xilinx solutions, including how to use the Xilinx software tools and hardware-verified reference designs to build a complete memory interface solution for your own application, from low-cost DDR SDRAM applications to higher-performance interfaces like the 667Mb/s DDR2 SDRAMs.

(В этом техническом документе обсуждаются различные проблемы проектирования контроллеров интерфейса памяти и решения Xilinx, в том числе способы использования программных средств Xilinx и проверенных аппаратным обеспечением эталонных проектов для создания полного решения интерфейса памяти для вашего собственного приложения, от недорогих приложений DDR SDRAM до более сложных. Производительные интерфейсы, такие как DDR2 SDRAM со скоростью 667 Мбит/с.)

Скачать


WP330 - Infinite Impulse Response Filter Structures in Xilinx FPGAs (v1.2)
Aug 10, 2009
Document Type: White Papers

This white paper covers the different kinds of IIR filters and structures, and, with the use of The MathWorks tools, shows how these structures can be mapped to the Xilinx FPGA architecture.

(В этом техническом документе рассматриваются различные типы фильтров и структур БИХ, а также с использованием инструментов MathWorks показано, как эти структуры могут быть сопоставлены с архитектурой Xilinx FPGA.)

Скачать


WP230 - Physical Synthesis and Optimization with ISE 9.1i (v1.1)
May 16, 2007
Document Type: White Papers

The Physical Synthesis and Optimization tools in the Xilinx ISE software have been created to reexamine the structure of your FPGA design during the packing and placement phases of implementation.

(Инструменты физического синтеза и оптимизации в программном обеспечении Xilinx ISE были созданы для повторного изучения структуры вашего проекта FPGA на этапах упаковки и размещения.)

Скачать


WP273 - Performance + Time = Memory (Cost Saving with 3-D Design) (v1.0)
Feb 01, 2008
Document Type: White Papers

Operating logic at a higher rate than the processing rate allows operations to be achieved sequentially. As with a processor, logic is timeshared over multiple clock cycles. Memory holds values not being used on a given clock cycle. The FPGA can be considered to be a three-dimensional volume to be filled. "Performance + Time = Memory" is a strange formula, but when understood, it can often result in significantly lower cost implementations with Xilinx devices.

(Операционная логика с более высокой скоростью, чем скорость обработки, позволяет выполнять операции последовательно. Как и в случае с процессором, логика распределяется по времени в течение нескольких тактовых циклов. В памяти хранятся значения, не используемые в данном тактовом цикле. FPGA можно рассматривать как трехмерный объем, который необходимо заполнить. «Производительность + время = память» - странная формула, но если ее понять, она часто может привести к значительно более дешевым реализациям с устройствами Xilinx.)

Скачать


WP335 - Creative Uses of Block RAM (v1.0)
Jun 04, 2008
Document Type: White Papers

This white paper examines alternate uses of available block RAM in Virtex and Spartan FPGAs.

(В этом техническом документе рассматриваются альтернативные варианты использования доступной блочной ОЗУ в ПЛИС Virtex и Spartan.)

Скачать


WP320 - It's Not the Same Old PCB Anymore (v1.0)
Mar 27, 2008
Document Type: White Papers

This white paper discusses signal analysis requirements and methods for printed circuit board design for Xilinx FPGAs.

(В этом техническом документе обсуждаются требования и методы анализа сигналов для проектирования печатных плат для ПЛИС Xilinx.)

Скачать


WP321 - IBIS Model Usage (v1.0)
Mar 27, 2008
Document Type: White Papers

This white paper defines IBIS models and describes how to use them to model I/O characteristics for Xilinx FPGAs.

(В этом техническом документе определяются модели IBIS и описывается, как их использовать для моделирования характеристик ввода-вывода для ПЛИС Xilinx.)

Скачать


WP322 - Bit Error Ratio: What Is It? What Does It Mean? (v1.0)
(Коэффициент битовых ошибок: что это такое? Что это значит?)
Mar 27, 2008
Document Type: White Papers

This white paper defines the use and limitations of bit error ratio measurements when analyzing the performance of communications links.

(В этом техническом документе определяются использование и ограничения измерения коэффициента ошибок по битам при анализе производительности каналов связи.)

Скачать


WP315 - I/O Design Flexibility with the FPGA Mezzanine Card (FMC) (v1.0)
Aug 19, 2009
Document Type: White Papers

The FPGA Mezzanine Card (FMC) standard, developed by a consortium of companies ranging from FPGA vendors to end users, specifically targets FPGAs, increasing I/O flexibility and lowering costs in a broad range of applications.

(Стандарт FPGA Mezzanine Card (FMC), разработанный консорциумом компаний, от поставщиков FPGA до конечных пользователей, специально нацелен на FPGA, увеличивая гибкость ввода-вывода и снижая затраты в широком спектре приложений.)

Скачать


WP276 - Programmable Development and Test (v1.0.1)
Mar 07, 2008
Document Type: White Papers

FPGAs can be configured with test applications during the development and production test stage. This white paper explores efficient options to help in product development and accelerate testing on the production line.

(ПЛИС можно настроить с тестовыми приложениями на этапе разработки и тестирования в производстве. В этом техническом документе рассматриваются эффективные варианты помощи в разработке продукта и ускорения тестирования на производственной линии.)

Скачать


WP319 - Jitter: Variations in the Significant Instants of a Clock or Data Signal (v1.0)
Mar 24, 2008
Document Type: White Papers

This white paper examines the causes of jitter, jitter measurement techniques, and methods of managing jitter in digital systems.

(В этом техническом документе рассматриваются причины джиттера, методы измерения джиттера и методы управления джиттером в цифровых системах.)

Скачать


WP271 - Saving Costs with the SRL16E (v1.0)
May 08, 2008
Document Type: White Papers

This white paper provides examples to help your understanding of the capabilities and use of the SRL16E to improve the performance and lower the cost of your designs by as much as an order of magnitude.

(В этом техническом документе представлены примеры, которые помогут вам понять возможности и использование SRL16E для повышения производительности и снижения стоимости ваших проектов на порядок.)

Скачать


WP353 - Seven Steps to an Accurate Worst-Case Power Analysis Using Xilinx Power Estimator (v1.0)
Sep 30, 2008
Document Type: White Papers

This white paper describes the steps necessary to analyze your design's power requirements using the Xilinx Power Estimator.

(В этом техническом документе описаны шаги, необходимые для анализа требований к электропитанию вашей конструкции с помощью средства оценки мощности Xilinx.)

Скачать


WP365 - Solving Today's Design Security Concerns (v1.2)
Jul 30, 2012
Document Type: White Papers

This white paper describes the various threats to design security and the solutions offered by modern FPGAs.

(В этом техническом документе описаны различные угрозы безопасности проектирования и решения, предлагаемые современными ПЛИС.)

Скачать


WP323 - Signal Integrity: Tips and Tricks (v1.0)
Mar 28, 2008
Document Type: White Papers

This white paper describes design techniques that improve signal integrity in Xilinx FPGAs.

(This white paper describes design techniques that improve signal integrity in Xilinx FPGAs.)

Скачать


WP258 - Considerations for Heatsink Selection - Xilinx Thermal Data Application (v1.0)
Feb 08, 2007
Document Type: White Papers

This white paper reviews the potential inaccuracies associated with the traditional one-resistor approach to selecting heatsinks, and suggests a more accurate two-resistor (2-R) approach based on both theta-jc and theta-jb from the device datasheet.

(В этом техническом документе рассматриваются возможные неточности, связанные с традиционным подходом с одним резистором к выбору радиаторов, и предлагается более точный подход с двумя резисторами (2-R), основанный как на theta-jc, так и на theta-jb из таблицы данных устройства.)

Скачать


WP240 - AccelDSP Synthesis Tool Supported MATLAB Constructs and Functions (v1.1)
Dec 08, 2006
Document Type: White Papers

This document provides a concise overview of the subset of the MATLAB language, including operators, as well as built-in and toolbox functions supported by AccelDSP Synthesis Tool for algorithmic synthesis targeting Xilinx FPGAs.

(В этом документе представлен краткий обзор подмножества языка MATLAB, включая операторы, а также встроенные функции и функции набора инструментов, поддерживаемые AccelDSP Synthesis Tool для алгоритмического синтеза, ориентированного на ПЛИС Xilinx.)

Скачать

_________________
"ЛП & ТИ"
Viktor2312
Viktor2312
Гуру++

Сообщения : 16324
Дата регистрации : 2012-08-10
Возраст : 43
Откуда : Пятигорск

Вернуться к началу Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty .

Сообщение  Viktor2312 Вт Дек 07 2021, 23:41

14
Документация.

User Guide (Пользовательское руководство).


...

_________________
"ЛП & ТИ"
Viktor2312
Viktor2312
Гуру++

Сообщения : 16324
Дата регистрации : 2012-08-10
Возраст : 43
Откуда : Пятигорск

Вернуться к началу Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty .

Сообщение  Viktor2312 Ср Дек 08 2021, 00:30

15
Изучение. VHDL.

Введение.


Современные языки проектирования цифровых устройств.

VHDL является аббревиатурой от Very high speed integrated circuits Hardware Description Language, что переводится как язык описания устройств на сверхбольших интегральных схемах (СБИС). В середине 1980-х гг. Министерство обороны США и IEEE спонсировали разработку этого языка описания цифровой аппаратуры с целью получения простого в использовании средства проектирования и моделирования логических схем для всех этапов разработки электронных систем, начиная от модулей микросхем и кончая крупными вычислительными системами. Первая версия стандарта была издана в 1987 году (IEEE 1076-1987). Отечественные версии выходили в 1991, 1993, 1996, 1997, 1999, 2000 и 2020 годах. В настоящее время действует стандарт VHDL, изложенный в документе IEEE 1076-2002 и являющийся промышленным стандартом, который широко используется для описания работы цифровых систем. В июне 2006 года была опубликована версия 3.0 проекта стандарта VHDL-2006, в который вошли все дочерние стандарты, разработанные в ходе создания стандартов VHDL (IEEE 1064, 1076.2, 1076.3), а также добавлены другие усовершенствования, такие как интерфейс с языками высокого уровня C/C++ и ряд других.

В РФ язык VHDL закреплён стандартом ГОСТ РФ 50754-95 "Язык описания аппаратуры цифровых систем VHDL. Описание языка".

ГОСТ РФ 50754-95: Скачать

Все последующие стандарты VHDL, включая VHDL-2006, обеспечивают совместимость с проектами разработанными в соответствии со стандартом 1076-1993.


Краткая карактеристика языка VHDL.

Хотя язык VHDL внешне выглядит так же, как и другие традиционные языки программирования (поскольку имеет литералы, разделители, операторы и т. д.), он обладает некоторыми важными отличительными характеристиками.

  • Проекты цифровых устройств (ЦУ), созданные с помощью языка VHDL, имеют, как правило, иерархическую структуру.

  • Каждый автономный проектируемый модуль (субблок проектируемого ЦУ) имеет:

    • строго определённый интерфейс взаимодействия с другими модулями;

    • точную спецификацию внутреннего устройства проектируемого модуля, описывающую концепцию и функционирование модуля.


  • Спецификации модулей VHDL-проектов могут использовать или математические алгоритмы, описывающие их работу, или описание аппаратной структуры проектируемого модуля. В соответствии с уровнями абстракций проектов описание модуля может иметь поведенческую или структурную форму.

  • Моделирование алгоритма работы проекта основывается на событийном принципе управления.

  • VHDL-проект позволяет выполнять моделирование протекания параллельных процессов в электрических схемах, временной анализ сигналов и их параметров.

  • VHDL поддерживается инструментальными средствами синтеза и системами автоматизированного проектирования (САПР) многих производителей программного обеспечения (ПО), которые могут создавать прямо из описания VHDL-проекта его аппаратную реализацию (связанные между собой структуры логических элементов, содержащихся в СБИС).

  • Используя VHDL, можно проектировать, моделировать и синтезировать практически любое ЦУ, начиная от простой комбинационной схемы до законченной микропроцессорной системы на СБИС.

Перечисленные выше характеристики языка VHDL как специализированного языка описания ЦУ реализуются с помощью следующих языковых средств:

  • Библиотеки и пакеты.

  • Проекты: интерфейс и архитектура проекта.

  • Подпрограммы: функции и процедуры.

  • Скалярные типы данных: перечислимые, числовые, физические.

  • Программные элементы данных: константы, переменные, сигналы, порты, идентификаторы.

  • Математические операции: логические, отношений, арифметические.

  • Программные операции: установка значений сигналов, присвоение значений переменным, реализация связи портов и сигналов.

  • Математические выражения: логические, алгебраические, логико-алгебраические.

  • Операторы объявления программных элементов данных.

  • Операторы комбинаторной логики: простой установки значения сигнала (ПУЗС), условной установки значения сигнала (УУЗС), селективной установки значения сигнала (СУЗС), оператор process, оператор реализации компонента port map.

  • Операторы регистровой логики: оператор process, ПУЗС, оператор условной передачи управления, оператор цикла, оператор выбора.

В отличие от процедурных языков программирования, языковые средства которых обеспечивают выполнение вычислений над абстрактными данными и управление ими, VHDL-проект описывает ЦУ, учитывая его многогранность, поведение структуру, функциональные и физические свойства, а также взаимодействие со специальной аппаратурой, физически реализующей проект ЦУ в СБИС.

Некоторые важные отличия языка,  VHDL по существу является языком параллельного программирования, то есть в его конструкции существуют операторы, соответствующие логическим элементам. Эти операторы обрабатываются (т. е. вычисляются) по параллельному принципу. Суть данного принципа состоит в том, что, как только сигнал, содержащийся в описании проектируемого ЦУ, изменяет своё значение (говорят, что "происходит событие на сигнале"), все операторы, принимающие участие в его обслуживании, мгновенно запускаются на выполнение и одновременно выдают конечный результат. Поэтому такие операторы называются операторами параллельной обработки (ОПО) (concurence operator). Программа написанная на VHDL, моделирует физическое поведение системы (как правило, цифровой), сигналы в которой распространяются мгновенно. Такая программа позволяет формировать временную спецификацию (время задержки распространения сигнала на логическом элементе), а также описывать систему как соединение различного рода компонентов, или функциональных блоков.


Этапы проектирования с использованием VHDL.

В подавляющем большинстве случаев аппаратная реализация проекта ЦУ с использованием VHDL протекает в соответствии со следующими этапами:

Разработка иерархической блок-схемы проекта. Выяснение базового конструктивно-технологического метода и стандартных блоков на уровне структурной схемы. Поскольку большие логические проекты являются, как правило, иерархическими, использование VHDL позволяет легко разбить проект на модули (субпроекты) и определить их интерфейсы.

Программирование. Запись VHDL-кода для модулей и их интерфейсов.

Компиляция. Анализ программного кода VHDL-проекта для выявления синтаксических ошибок, а также проверка его совместимости с другими модулями. В ходе компиляции также собирается внутренняя информация о структуре проекта, которая необходима для моделирования работы проектируемого ЦУ.

Моделирование. Определение и применение входных воздействий к откомпилированному коду проекта с наблюдением выходных реакций. Моделирование может выполняться как в форме функционального контроля, т. е. проверки логики работы проекта без учёта временных соотношений и задержек распространения сигналов на логических элементах, так и в качестве одного из этапов верификации завершённого проекта.

Синтез. Преобразование VHDL-описания в набор примитивов или логических элементов, которые могут быть реализованы с учётом конкретной технологии.

Компоновка, монтаж и разводка. Отображение проекта на карте синтезирующих элементов, содержащихся в СБИС.

Временной анализ. Получение фактических задержек реализованной в СБИС цифровой схемы проекта с учётом длины соединений, электрических нагрузок и других известных факторов.


Уровни представления и формы абстракции.

Цифровая система на языке VHDL может быть представлена на различных уровнях и различными формами абстракции.

Цифровая система может быть описана на уровне компонентов (транзисторов, диодов, логических элементов), на уровне архитектуры (структурной схемы, содержащей АЛУ, регистры, компараторы и т. д.), на уровне автономной системы (ПК, рабочей станции, сервера и т. д.), а также на уровне приложений (программных модулей, входящих в состав систем более высокого уровня).

Различные формы абстракции цифровой системы дают возможность сохранять описание и проект как комплексную управляемую систему.

Первичная и наивысшая форма абстракции - это поведенческая (behavioral) форма, которая позволяет описывать систему в терминах того, что она делает (или как она ведёт себя), а не в терминах её элементов либо компонентов и соединений между ними. Поведенческая форма представления определяет зависимость между входными и выходными сигналами. Поведенческая форма может быть булевым (Boolean) выражением либо более абстрактным описанием, например описанием межрегистровых пересылок (register transfer) или описанием в алгоритмической форме.

Структурная (structural) форма, с другой стороны, представляет систему как набор логических элементов и компонентов, которые связаны между собой таким образом, чтобы выполнить нужную функцию. Структурную форму представления можно сравнить со схемным решением связанных логических элементов. Структурный уровень является обычно окончательным представлением физической реализации системы.

Язык VHDL позволяет описать цифровую систему и в структурной, и в поведенческой форме. При этом поведенческая форма может быть реализована в одном из двух стилей: в виде потока данных (data flow style) и в алгоритмическом виде (algoritmic style).

Представление системы в виде потока данных позволяет описать систему с учётом направления потока перемещаемых через неё данных. Этот стиль характерен для описания поведения системы на уровне межрегистровых пересылок.

При представлении системы в алгоритмическом виде поведение системы описывается с помощью операторов (operator). При этом для описания поведения системы могут использоваться как операторы параллельной обработки (concurrent), которые выполняются параллельно, как только данные поступают на входы, так и последовательные (sequential) операторы, которые выполняются последовательно в порядке их записи. Язык VHDL допускает как параллельную, так и последовательную установку значений сигналов, которые определяют способ и порядок их выполнения.


Базовая структура VHDL-файла.


Общие сведения.

Проект любого ЦУ на языке VHDL - это прежде всего программа, которая содержит ключевые и зарезервированные слова. Эти слова не могут использоваться как имена сигналов или как идентификаторы. В языке VHDL ключевые слова, зарезервированные слова и определяемые пользователем идентификаторы нечувствительны к регистру.

Строки с комментариями в VHDL-программе начинаются с двух смежных дефисов (--) и при компиляции игнорируются компилятором так же, как символы конца строки и пробелы.

VHDL - это строго типизированный язык. Это означает, что все программные элементы данных (константа, переменная, сигнал) должны явно объявляться с обязательным указанием типа элемента. Тип, указанный в объявлении программного элемента данных, определяет информационные характеристики этого элемента, диапазон допустимых числовых значений, которые может принимать этот программный элемент, а также операции, которые могут над ним выполняться. Кроме того, в языке VHDL, в отличие от других строго типизированный языков, не допускаются операции над разнотипными элементами без предварительного преобразования типов.

В языке VHDL (как и в классических языках программирования) из ключевых, зарезервированных слов и других лексических элементов строятся образования, которые принято называть операторами. Оператором в языке VHDL считается любая запись, начинающаяся с ключевого слова и заканчивающаяся символом точки с запятой ( ; ).

В языке VHDL операторы с точки зрения их функционального программного назначения (как при поведенческой, так и при структурной методологии описания проектов) принято делить на две основные группы:

  • Операторы объявления элементов данных и их типов, компонентов проектируемого цифрового устройства, их интерфейсов и архитектур, пользовательских типов, а также функций и процедур.

  • Выполняемые операторы.

Кроме основных операторов в языке VHDL принято выделять ещё одну группу операторов, которую называют вспомогательными операторами передачи управления.

С точки зрения конструктивного устройства операторы обеих групп принято подразделять на два класса:

  • Простые (однострочные) операторы. Простой оператор представляет собой текстовую запись, располагающуюся, как правило, на одной строке, которая не содержит других операторов.

  • Составные (многострочные) операторы. Составной оператор представляет собой текстовую запись, занимающую, как правило, много строк, которая содержит другие операторы.

В структуре языка VHDL имеется два фундаментальных оператора (составные по своему конструктивному устройству), которые поддерживают принцип системного проектирования. Принцип системного проектирования предполагает, что любое проектируемое ЦУ рассматривается как автономная подсистема, которая должна иметь:

  • идентификатор (т. е. должна быть объявлена);

  • способность взаимодействовать с другими проектируемыми подсистемами посредством своего интерфейса (входных/выходных портов);

  • описание внутренней структуры или алгоритма функционирования.

Такими фундаментальными операторами в языке VHDL являются операторы:

entity ... end entity ... ;
arhitecture ... end arhitecture ... ;

Проект ЦУ, или его компонент, описанный с помощью языка VHDL, хранится в файле, который обычно снабжается расширением VHD.

Представленный в виде VHD-файла проект ЦУ может содержать другие объекты (подсистемы), которые в таком случае являются подчинёнными компонентами системы верхнего уровня.

Любой компонент, независимо от того, является ли он автономным либо подчинённым компонентом, или же системой верхнего уровня, в свою очередь является совокупностью интерфейса (entity) и архитектуры (arhitecture).

В объявлении интерфейса (entity declaration) содержится объявление портов (ports declaration) проектируемого компонента с внешним миром. Объявление портов проектируемого компонента определяет внешние входные и выходные интерфейсные сигналы, в то время как архитектура представляет собой набор таких взаимосвязанных программных элементов, как подчинённые компоненты, операторы process, операторы параллельных вычислений, последовательные операторы, подпрограммы. В типичном проекте содержится несколько таких взаимосвязанных объектов, предназначенных для выполнения преобразований, в ходе которых и обеспечивается собственно требуемая функциональность проекта.


Объявление интерфейса.

В соответствии с синтаксисом языка VHDL объявление интерфейса проектируемого компонента начинается с ключевого слова entity и определяет имя компонента, а также содержит объявление входных и выходных портов. Общий синтаксис объявления интерфейса имеет такой вид:


entity Имя_компонента is [ generic (общие_объявления);]
   port (сигнал1: режим тип;
         сигнал2: режим тип;
         ...
         сигналN: режим тип);
end [entity] [Имя_компонента];

Микросхемы ПЛИС семейства Spartan-3A Vhdl_011

Как видно из приведённого синтаксиса, объявление интерфейса всегда начинается с ключевого слова entity, за которым указываются имя проектируемого компонента и ключевое слово is. Далее в объявлении интерфейса с помощью ключевого слова port размещается объявление портов. Объявление интерфейса всегда заканчивается ключевым словом end, после которого могут указываться ключевое слово entity, а также имя компонента (два последних элемента в объявлении интерфейса можно опускать).

Входящие в конструкцию объявления интерфейса проектируемого компонента (т. е. проектируемого ЦУ) элементы имеют следующее назначение:

  • Имя_компонента - определённый пользователем идентификатор проекта.

  • сигнал: - список разделяемый запятыми идентификаторов, представляющих внешние интерфейсные сигналы (порты проекта).

  • режим - ключевое слово, показывающее направление действия сигнала (порта):

    • in - ключевое слово, используемое для объявления входных сигналов;

    • out - ключевое слово, используемое для объявления выходных сигналов. Значения выходных сигналов могут считываться другими проектами;

    • buffer - ключевое слово, используемое для объявления внутренних сигналов. Значения сигнала с этого порта могут читаться только внутри архитектуры проекта;

    • inout - ключевое слово, используемое для объявления сигналов, которые могут быть как входными, так и выходными.


  • тип - зарезервированное слово, используемое для объявления определённого пользователем типа сигнала, переменной или константы. Примерами встроенных типов являются: bit, bit_vector, Boolean, character, std_logic и  std_ulogic.

    • bit - может принимать значение или 0, или 1;

    • bit_vector - зарезервированное слово, показывающее, что сигнал, переменная или константа являются вектором, состоящим из значений типа bit, например bit_vector (0 to 7);

    • std_logic, std_ulogic, std_logic_vector, std_ulogic_vector - зарезервированные слова, показывающие, что сигнал, переменная или константа могут принимать одно из девяти значений, отражающих его силу и реальные физические значения. В проектах ЦУ предпочтительнее использовать типы std_logic, std_ulogic, чем типы bit, bit_vector;

    • boolean - зарезервированное слово, означающее, что сигнал, переменная или константа могут принимать одно из двух значений: TRUE или FALSE;

    • integer - зарезервированное слово, означающее, что сигнал, переменная или константа могут принимать одно целое значение, попадающее в указанный диапазон;

    • real - зарезервированное слово, означающее, что сигнал, переменная или константа могут принимать одно вещественное значение, попадающее в указанный диапазон;

    • character - зарезервированное слово, означающее, что сигнал, переменная или константа могут принимать значение печатаемого ASCII-символа;

    • time - зарезервированное слово, означающее, что сигнал или константа снабжены единицей измерения времени.


  • generic (общие_объявления) - объявление generic является факультативным и определяет локальные константы, используемые для задания временных параметров и разрядности (например, разрядности шины) проектируемого ЦУ. В объявлении generic могут указываться значения, используемые по умолчанию. Синтаксис для объявления generic следующий:


generic (
имя_константы1: тип [ := значение ] ;
имя_константы2: тип [ := значение ] ;
. . .
имя_константыN: тип [ := значение ] ;

Микросхемы ПЛИС семейства Spartan-3A Vhdl_012

Для примера рассмотрим объявление интерфейса логического элемента "Исключающее ИЛИ", или иными словами, сумматора по модулю два. Для этого мы присвоим ему имя ADDER_mod2.


-- Пример объявления интерфейса для ЦУ ADDER_mod2
entity ADDER_mod2 is
   port (A, B: in std_logic;
         S: out std_logic);
end entity ADDER_mod2;

Как видно из объявления, проектируемый интерфейс имеет идентификатор ADDER_mod2, содержит два входных порта (A и B) и один выходной порт (S). Следует обратить внимание на порядок их размещения и наличие в оформлении точек с запятой! Входные порты обозначены с помощью ключевого слова in, а выходные - с помощью ключевого слова out. Так как язык VHDL является языком со строгим контролем типов, в объявлении каждого порта имеется указание о его информационном типе. Тип определяет набор значений, которые могут присваиваться объекту (в данном случае - сигналу). В этом проекте мы использовали тип std_logic. Это наиболее предпочтительный тип для цифровых сигналов. В отличие от типа bit, который обеспечивает поддержку только бинарных значений '1' или '0' , типы std_logic и std_ulogic позволяют присваивать соответствующим элементам данных одно из девяти значений.

Использование типа std_logic и  std_ulogic даёт возможность точнее описать значения сигналов физической цифровой системы. В общем случае в физической цифровой системе сигнал может принимать бинарные значения '0' или '1', 'X' (неизвестное значение), 'U' (неициализированное значение), '-' (безразличное состояние) и ряд других. Определение типа std_logic находится в пакете std_logic_1164 библиотеки ieee. Тип определяет набор значений, которые объект может иметь.

Приведём ещё пример объявления интерфейса проектируемого объекта.

Объявление интерфейса 16-битного мультиплексора 4х1.


-- Пример объявления интерфейса для ЦУ MUX4_to_1_16bit
entity MUX4_to_1_16bit is
   port (D0, D1, D2, D3: in std_logic_vector(15 downto 0);
         A, B: in std_logic;
         OUT1: out std_logic_vector(15 downto 0));
end entity MUX4_to_1_16bit;

Примечание. В языке VHDL любой конструктивный элемент, начинающийся некоторым ключевым словом и заканчивающийся ключевым словом end и символом ( ; ), точка с запятой, принято называть составным оператором. Однако операторы могут быть не только составными, т. е. содержащими в себе другие операторы (часто говорят, что составные операторы "содержат тело"), но и простыми. Простые операторы размещаются обычно в одной строке, не имеют ключевого слова end и всегда заканчиваются символом ( ; ), точка с запятой.

Анализируя синтаксис объявления интерфейса, можно заключить следующее: любой проект цифрового устройства реализуется в языке VHDL с помощью оператора entity ... end entity ... ;. Этот оператор по своей конструкции является составным оператором и содержит другие операторы. Так в приведённых выше примерах составной оператор имеет в своей конструкции оператор port( ... );.



.


Последний раз редактировалось: Viktor2312 (Пн Дек 13 2021, 11:34), всего редактировалось 3 раз(а)

_________________
"ЛП & ТИ"
Viktor2312
Viktor2312
Гуру++

Сообщения : 16324
Дата регистрации : 2012-08-10
Возраст : 43
Откуда : Пятигорск

Вернуться к началу Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty .

Сообщение  Viktor2312 Пт Дек 10 2021, 02:30

16
Чтобы, скучно, не было...

Спойлер:

Впереди... architecture




...

_________________
"ЛП & ТИ"
Viktor2312
Viktor2312
Гуру++

Сообщения : 16324
Дата регистрации : 2012-08-10
Возраст : 43
Откуда : Пятигорск

Вернуться к началу Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty .

Сообщение  Viktor2312 Пт Дек 10 2021, 10:31

17
Изучение. VHDL.

Архитектура проекта.


Архитектура проекта (architecture body) определяет логику работы схемы проектируемого ЦУ, т. е. устанавливает алгоритм работы ЦУ, и форму её реализации (поведенческая или структурная).

Примечание. VHDL-проект ЦУ может иметь разные формы представления: поведенческую, структурную или их комбинацию.

Синтаксис объявления архитектуры проекта имеет следующий вид:


architecture Имя_архитектуры of Имя_компонента is
   --Объявления:
   --компонентов
   --сигналов
   --констант
   --функций
   --процедур
   --типов
. . .
begin
   --Выполняемые операторы параллельной обработки
end [architecture] Имя_архитектуры;


Архитектура проекта в поведенческой форме.

Поведенческая форма архитектуры проекта, для сумматора по модулю два, имеет следующий вид:


architecture behav of ADDER_mod2 is
begin
   S <= A xor B;
end architecture behav;

В строке заголовка архитектуры проекта присутствует идентификатор архитектуры ( в данном примере behav), который играет роль имени архитектуры и связывает эту архитектуру с объявлением интерфейса ADDER_mod2. В качестве имени архитектуры может использоваться любой идентификатор, выбираемый пользователем, при условии соответствия его синтаксиса требованиям языка VHDL. В рассматриваемом примере компонент ADDER_mod2 не имеет явно оформленного раздела объявлений вследствие его ненадобности. Основная часть архитектуры проекта (раздел выполняемых операторов параллельной обработки) начинается ключевым словом begin. Он обычно содержит описание внутреннего устройства (т. е. функциональности) проекта в форме булевых функций, оформленных в виде операторов параллельной обработки языка VHDL.

Поведенческая форма проекта может быть описана несколькими способами. В частности, в этом примере основная часть архитектуры проекта содержит один простой оператор установки значения сигнала. В данном примере имеется символ ( <= ), который означает, что сигналу, стоящему слева от символа ( <= ), устанавливается результат вычисления выражения, стоящего справа от символа ( <= ). Основная часть архитектуры проекта заканчивается ключевым словом end, которое может дополняться ключевым словом architecture и именем архитектуры, как и сделано в нашем примере.

Рассмотрим ещё два примера оформления архитектуры проекта:

Интерфейс и архитектура (поведенческая форма) двухвходового логического элемента И (AND).


entity AND2 is
   port(A, B: in std_logic;
        C: out std_logic);
end entity AND2;
architecture behav_2 of AND2 is
begin
   C <= A and B;
end architecture behav_2;

Интерфейс и архитектура (поведенческая форма) двухвходового логического элемента "Исключающее ИЛИ" с инверсией (XNOR).


entity XNOR2 is
   port(A, B: in std_logic;
        C: out std_logic);
end entity XNOR2;
architecture behav_xnor of XNOR2 is
   --Объявление внутренних сигналов X и Y
   signal X, Y: std_logic;
begin
   X <= A and B;
   Y <= (not A) and (not B);
   C <= X or Y;
end architecture behav_xnor;

Операторы установки значения сигнала ( <= ) в этих примерах содержат логические операции and, or и not. Кроме указанных, в таких операторах могут использоваться операции nand, nor, xor и xnor.

Примечание. Следует особо заметить, что операторы установки значения сигнала (signal assignment statement) в выше упомянутых примерах являются операторами параллельной обработки (concurrent processing). Такие операторы выполняются параллельно, когда один или больше сигналов, входящих в состав выражений, которые расположены в правой части оператора, изменяют своё значение (т. е. когда хотя бы на одном из сигналов происходит событие). Например, когда сигнал порта A изменит своё значение, одновременно изменят свои значения внутренние сигналы X и Y, которые в свою очередь одновременно (во всяком случае в идеале) заставят последний оператор модифицировать значение сигнала на выходном порту C. (В реальных цифровых системах при распространении сигналов может существовать задержка, связанная с этими изменениями.)

Физические ЦУ управляются данными, а также событиями, возникающими при изменении данных. То есть событие, которое происходит на одном из сигналов, приводит к появлению события на другом сигнале, и т. д. Выполнение операторов детерминировано потоком изменения значений сигналов, т. е. определено последовательностью возникновения событий на сигналах. В результате такого принципа функционирования порядок, в котором операторы параллельной обработки располагаются в основной части архитектуры проекта, может быть любым. Иными словами, если разместить оператор С перед операторами X и Y, конечный результат от этого не изменится. В этом состоит главное отличие языка VHDL от языков программирования, в которых операторы выполняются последовательно или путём вызова процедур.


Архитектура проекта в структурной форме.

Любой проект можно также создать, используя структурную форму архитектуры, которая сводится к описанию проекта через набор логических элементов, или компонентов, и связей между их входами и выходами.

Если архитектура проекта имеет структурную форму, после заголовка архитектуры распологаются объявления компонентов, которые предполагается использовать в проекте.


architecture Имя_архитектуры of Имя_компонента is
   --Объявление компонентов
   component Имя_компонента
       port(сигнал1: режим тип;
            сигнал2: режим тип;
            ...
            сигналN: режим тип);
   end component;
   . . .
   component Имя_компонента
       port(сигнал1: режим тип;
            сигнал2: режим тип;
            ...
            сигналN: режим тип);
   end component;
   --Объявление внутренних сигналов
   signal сигнал1, сигнал2 ... сигналN: тип;
begin
   экземпляр1: компонент port map (сигнал1, сигнал2, ... , сигналN);
   экземпляр2: компонент port map (сигнал1, сигнал2, ... , сигналN);
   . . .
   экземплярN: компонент port map (сигнал1, сигнал2, ... , сигналN);
end architecture Имя_архитектуры;

Эти компоненты должны быть определены, т. е. их VHDL-проекты должны уже существовать. Объявления компонентов содержат описания входных и выходных портов.

Затем необходимо определить внутренние связи путём объявления именованных сигналов. Обратите внимание на то, что в объявлении сигнала всегда требуется указывать его тип.

При структурной форме в разделе выполняемых операторов архитектуры проекта (е. е после ключевого слова begin) должны располагаться операторы реализации компонентов, а также операторы, описывающие взаимосвязь компонентов между собой. Каждый оператор реализации создаёт новый уровень иерархии и начинается с имени реализуемого экземпляра компонента (например, D0), сопровождаемого двоеточием, идентификатором самого компонента и ключевым словом port map. Говорят, что оператор port map реализует междукомпонентные связи объявляемого в нём конкретного экземпляра компонента.

В частности, в описании выше междукомпонентные связи экземпляра и компонента определены по средством позиционной (неявной) реализации.

Альтернативный метод определения межкомпонентных связей состоит в использовании именованной (явной) реализации связей между портами. В этом случае синтаксис оператора реализации имеет следующий вид:


экземпляр: компонент port map (порт1 => сигнал1, порт2 =>сигнал2, ... , портN => сигналN);

Следует обратить внимание на то, что порядок, в котором эти операторы приведены в разделе выполняемых операторов архитектуры проекта, не имеет никакого значения и не сказывается на конечном результате, так как эти операторы выполняются параллельно. Это объясняется тем, что схемное решение, которое описано этими операторами, не зависит от порядка расположения операторов, поскольку оно фактически определяется списком выбранных компонентов и жёстко установленными соединениями между ними.

Структурная форма архитектуры позволяет создать иерархический VHDL-проект, в котором заранее определённые компоненты можно использовать многократно. То же самое относится и к самому высокоуровневому проекту, который в свою очередь может являться компонентом для проекта ещё более высокого уровня иерархии и т. д. Это свойство VHDL-проектов позволяет значительно упростить графические изображения больших интегральных ЦУ. Таким образом, несложно прийти к заключению о том, что иерархическое проектирование всегда предпочтительнее, чем одноуровневое.



...

_________________
"ЛП & ТИ"
Viktor2312
Viktor2312
Гуру++

Сообщения : 16324
Дата регистрации : 2012-08-10
Возраст : 43
Откуда : Пятигорск

Вернуться к началу Перейти вниз

Микросхемы ПЛИС семейства Spartan-3A Empty Re: Микросхемы ПЛИС семейства Spartan-3A

Сообщение  Спонсируемый контент

18

Спонсируемый контент


Вернуться к началу Перейти вниз

Вернуться к началу


 
Права доступа к этому форуму:
Вы не можете отвечать на сообщения