Семейство PIC32MZ EF 32-разрядных МК (252 МГц).

.


____Ядро MIPS32 M-Class является "сердцем" микроконтроллеров семейства PIC32MZ EF. Процессор (CPU) выбирает инструкции, декодирует каждую инструкцию, выбирает исходные операнды, выполняет каждую инструкцию и записывает результаты выполнения инструкции в соответствующие пункты назначения.
____Ключевые особенности включают в себя:

• 5-ступенчатый конвейер.
  
  
• 32-разрядные шины адреса и данных.
  
  
• MIPS32 усовершенствованная архитектура (выпуск 5):
  
  
  
  • Инструкции Multiply-accumulate/умножение-сложение и multiply-subtract/умножение-вычитание (совмещённое умножение-сложение - распространённая операция, при которой умножаются два числа и складываются с аккумулятором).
    
    
  • Инструкции целевого умножения (targeted multiply instruction).
    
    
  • Инструкции определения нуля/единицы.
    
    
  • Инструкции ожидания (WAIT).
    
    
  • ---
    
  
  
  
• ---
  

____Структурная схема ядра процессора семейства PIC32MZ EF показана на рисунке ниже:




____Микропроцессорное ядро MIPS32 M-Class в устройствах семейства PIC32MZ EF содержит несколько логических блоков, работающих вместе, обеспечивая эффективный высокопроизводительный вычислительный механизм. Следующие блоки включены в ядро:

• Исполнительный блок (Execution unit).
  
  
• Регистры общего назначения (General Purpose Register, GPR).
  
  
• Блок умножения/деления (Multiply/Divide Unit, MDU).
  
  
• Система управления сопроцессором (System control coprocessor, CP0).
  
  
• Блок вычислений с плавающей точкой (Floating Point Unit, FPU).
  
  
• Блок управления памятью (Memory Management Unit, MMU).
  
  
• Контроллер кэша инструкций/данных (Instruction/Data cache controllers).
  
  
• Блок управления энергопотреблением (Power Management).
  
  
• Кэш инструкций и данных (Instructions and data caches).
  
  
• Блок поддержки microMIPS (microMIPS support).
  
  
• Улучшенный контроллер JTAG (EJTAG).
  

____Исполнительный блок ядра процессора реализует архитектуру загрузки/сохранения с одно-цикловыми (single-cycle) операциями ALU (логические, сдвиг, сложение, вычитание) и автономным модулем умножения/деления. Ядро содержит тридцать два 32-разрядных регистра общего назначения (GPR), используемых для целочисленных операций и вычисления адресов. Добавлены семь дополнительных наборов теневых регистровых файлов (содержащих тридцать два регистра), чтобы минимизировать издержки переключения контекста при обработке прерываний/исключений. Файл регистра состоит из двух портов чтения и одного порта записи и полностью обойден, чтобы минимизировать задержку работы в конвейере.
Блок исполнения включает в себя:

• 32-разрядный сумматор, используемый для расчёта адреса данных (32-bit adder used for calculating the data address).
  
  
• Блок адреса, для расчёта адреса следующей инструкции (Address unit for calculating the next instruction address).
  
  
• Логика для определения ветви и расчёта целевого адреса ветви (Logic for branch determination and branch target address calculation).
  
  
• Выравниватель нагрузки (Load aligner).
  
  
• Определитель состояния компаратора (Trap condition comparator).
  
  
• Обходные мультиплексоры, используемые для избежания сбоев при выполнении потоков команд (Bypass multiplexers used to avoid stalls when executing instruction streams where data producing instructions are followed closely by consumers of their results).
  
  
• Ведущий блок обнаружения нуля/единицы для реализации инструкций CLZ и CLO.
  
  
• Арифметико-логическое устройство (АЛУ) для выполнения арифметики и побитовых логических операций.
  
  
• ---
  
  
• ---
  

(Блин, да что же так сложно, отложу на потом...)