Микросхемы ПЛИС семейства Virtex Ultra Scale

Предыдущая тема Следующая тема Перейти вниз

Микросхемы ПЛИС семейства Virtex Ultra Scale

Сообщение  Viktor2312 в Вс Дек 21 2014, 01:06

Небольшая статья для общего ознакомления с просторов интернета.

Vivado™  - Новое средство разработки XILINX.

Постоянный рост объемов ПЛИС уже приводил ранее к принципиальной смене подходов к организации маршрута проектирования, когда в начале 2000-х гг. состоялся переход к САПР ISE, основанной на использовании RTL-представлений проектов с помощью языков описания аппаратуры. В настоящее время индустрия столкнулась с очередным барьером – высокой сложностью получения трассировки ПЛИС объемом в сотни тысяч и миллионы логических ячеек в приемлемые сроки и с высоким качеством. Новое поколение САПР Vivado призвано оказать помощь разработчикам в решении этой проблемы.

САПР Vivado впервые представлена для публичного доступа в составе комплекса средств разработки Xilinx версии 14.7. Для Vivado используется нумерация версий, включающая год выпуска – текущая версия этой САПР носит название Vivado 2014.4. В основе интерфейса лежит подход, опробованный в IDE PlanAhead и ориентированный в первую очередь на анализ характеристик проекта и планирование топологии. Такой стиль проектирования позволяет разработчику сосредоточиться на решении основных проблем, возникающих при работе с ПЛИС большого логического объема. Можно вкратце перечислить, что за проблемы имеются в виду.

В процессе получения конфигурации ПЛИС программное обеспечение формирует список связей между отдельными компонентами, а затем пытается разместить эти компоненты на кристалле и сформировать программируемые связи между ними. Это типичная комбинаторная задача вида «разместить M элементов в N возможных позициях», которая весьма трудна для автоматического решения. Трудность заключается в том, что прямой перебор вариантов для достаточно больших M и N невозможен (а для FPGA серии Virtex-7 N исчисляется уже миллионами), поэтому приходится ограничиваться оптимизацией частных случаев в сочетании с эвристическими алгоритмами. При оптимизации размещения используется алгоритм градиентного спуска, известным свойством которого является высокая чувствительность к начальным условиям. Для проектов на ПЛИС это означает, что эффективность размещения существенно зависит от того, насколько грамотно разработчик задал проектные ограничения, управляющие топологией проекта «в целом».

Маршрут проектирования в САПР Vivado ориентирован на интенсивное использование IP-ядер (как предоставляемых Xilinx и другими производителями, так и создаваемыми самим разработчиком проекта). В Vivado также входит САПР Vivado HLS (High Level Synthesis), которое представляет новое поколение языков описания аппаратуры. В версии 2014.2 это языки C, C++ и SystemC, которые могут использоваться как для моделирования, так и для создания синтезируемых описаний.

Другим важным свойством Vivado является возможность управления всем циклом разработки с помощью скриптового языка Tcl. Этот язык и ранее использовался в САПР Xilinx, однако в Vivado глубина его использования достигла качественно иного уровня. Кроме возможности копирования любых действий, включая добавление модулей и запуск основных процессов, Tcl лежит в основе нового формата описания проектных ограничений xdc (Xilinx Design Constraints). Этот формат заменил использовавшийся ранее формат ucf и обладает по сравнению с ним более гибкими возможностями описания проектных ограничений, облегчающих построение масштабируемых проектов.

Последовательное развитие архитектуры FPGA и своевременный переход к новым технологическим процессам позволил компании Xilinx на протяжении последнего десятилетия регулярно выпускать новые поколения микросхем программируемой логики с постоянным ростом тактовых частот, функциональных возможностей и логического объема. Количественный рост в конце концов потребовал качественных изменений, что и вылилось в появление САПР ПЛИС нового поколения, учитывающей современные тенденции в развитии архитектуры FPGA большого логического объема. Несмотря на то, что в целом Vivado представлена только первыми поколениями алгоритмов, к тому же не предназначена для FPGA семейств Virtex-6, Spartan-6 и более ранних, уже сейчас имеет смысл обратить внимание на новый маршрут проектирования и приступать к выполнению учебных и экспериментальных проектов.


Последний раз редактировалось: Viktor2312 (Сб Янв 09 2016, 00:29), всего редактировалось 2 раз(а)
avatar
Viktor2312
Гуру+

Сообщения : 10337
Дата регистрации : 2012-08-10
Возраст : 38
Откуда : Пятигорск

Посмотреть профиль

Вернуться к началу Перейти вниз

Предыдущая тема Следующая тема Вернуться к началу


 
Права доступа к этому форуму:
Вы не можете отвечать на сообщения