Микросхемы ПЛИС фирмы Xilinx - FPGA 7-й серии.

Предыдущая тема Следующая тема Перейти вниз

Микросхемы ПЛИС фирмы Xilinx - FPGA 7-й серии.

Сообщение  Viktor2312 в Вс Сен 18 2016, 11:10


.
.
.

Микросхемы ПЛИС фирмы Xilinx - FPGA 7-й серии.


Конфигурируемые логические блоки CLB.

____Каждый блок CLB состоит из двух секций Slice(1) и Slice(0), причём на кристалле секция Slice(1) расположена в правом верхнем углу блока CLB, а секция Slice(0) - в левом нижнем углу (см. рис. 001). Для подключения CLB к общим ресурсам трассировки FPGA служит матрица переключателей (Switch Matrix).


Рисунок 001. Расположение секций в блоках CLB.

____Блоки CLB в FPGA 7-й серии организованы в виде столбцов. Для реализации арифметических переносов все секции в пределах одного столбца соединяются вертикально с помощью цепей переноса (см. рис. 002).


Рисунок 002. Цепи переноса в столбце блоков CLB.

____В общем случае блоки CLB в FPGA располагаются в виде регулярной матрицы (см. рис. 003). Между строками и столбцами блоков CLB находятся каналы межсоединений, которые являются ресурсами общей трассировки кристалла (interconnect routing resources). Межсоединения (interconnect) также используются для передачи сигналов между функциональными блоками FPGA, такими как: блоки ввода-вывода IOB, секции цифровой обработки сигналов DSP, блоки памяти RAM и др.


Рисунок 003. CLB и ресурсы межсоединений.

____Отметим, что секции одного блока CLB не имеют никаких соединений между собой. Возможна только передача сигналов по цепям переноса соседним секциям, расположенным выше данного блока CLB. При необходимости передачи сигналов между секциями в пределах одного блока CLB задействуются ресурсы  матрицы переключателей, а при передаче сигналов между блоками CLB задействуются ресурсы межсоединений.
____Каждая секция блока CLB, в свою очередь, содержит четыре 6-входовых функциональных генератора LUT и 8 триггеров (по два на каждый LUT).
____Секции делятся на два типа: SLICEL и SLISEM. Секции типа SLISEM обладают дополнительными архитектурными возможностями, которые позволяют им конфигурироваться как блок распределённой памяти RAM на 256 битов или сдвиговый регистр SRL на 128 битов. Один блок CLB может содержать либо две секции SLICEL, либо одну секцию SLICEL и одну секцию SLICEM. Общие ресурсы одного блока CLB:

Количество
Ресурс
2
Число секций.....................................................................................................................................................
8
Число LUT..........................................................................................................................................................
16
Число триггеров.................................................................................................................................................
2
Число цепей переноса..................................................................................................................................................
256 битов
Объём распределённой памяти RAM..........................................................................................................................................................
128 битов
Сдвиговый регистр.....................................................................................................................................................


Таблица 1.

Таблица 2.

Таблица 3.

____Параметры ресурсов блоков CLB для семейств Artrix-7, Kintex-7 и Virtex-7 приведены в таблицах 1 - 3 соответственно.
avatar
Viktor2312
Гуру+

Сообщения : 10337
Дата регистрации : 2012-08-10
Возраст : 38
Откуда : Пятигорск

Посмотреть профиль

Вернуться к началу Перейти вниз

Re: Микросхемы ПЛИС фирмы Xilinx - FPGA 7-й серии.

Сообщение  Viktor2312 в Вс Сен 18 2016, 14:18

.
Секции блоков CLB.

____Как было отмечено ранее, блоки CLB могут содержать секции двух типов: SLICEM (см. рис. 004) и SLICEL (см. рис. 005).


Рисунок 004. Архитектура секции SLICEM.


Рисунок 005. Архитектура секции SLICEL.

____Архитектура секции SLICEM включает четыре 6-входовых функциональных генератора LUT (A, B, C, D), цепь переноса, 4 вентиля XOR, 4 выходных запоминающих элемента, 4 дополнительных триггера, схемы BYPASS обхода генераторов LUT, мультиплексоры конфигурации для выбора сигналов, а также мультиплексоры F7AMUX, F7BMUX и F8MUX (на рис. 004 и рис. 005 не показаны).
____Основными входами данных являются шины A[6:1], B[6:1], C[6:1] и D[6:1], значения сигналов с которых поступают на входы соответствующих функциональных генераторов LUT. Для обхода функциональных генераторов по схеме BYPASS служат входы AX, BX, CX и DX. Кроме того, для реализации сдвиговых регистров служат дополнительные входы AI, BI, CI и DI.
____Каждая секция имеет 4 комбинационных выхода A, B, C и D, 4 регистровых выхода AQ, BQ, CQ и DQ с выходных запоминающих элементов, а также 4 выхода AMUX, BMUX, CMUX и DMUX с выходов одноимённых мультиплексоров.
____Управляющие сигналы секции SLICEM представлены сигналами: SR - установки или сброса; CLK - синхронизации; CE - разрешения синхронизации; WE - разрешения записи в распределённую память RAM.
____Кроме того, цепь переноса секции имеет входной сигнал CIN и выходной сигнал COUT. Таким образом, секция SLICEM в сумме имеет 37 входов и 13 выходов. В секции SLICEL отсутствуют дополнительные входы AI, BI, CI и DI, а также управляющий сигнал WE. Поэтому секция SLICEL имеет только 32 входа и 13 выходов.
____Отметим, что управляющие сигналы являются общими для всех запоминающих элементов секции. Поэтому триггеры FPGA 7-й серии не имеют сигналов индивидуального управления. Для управляющих сигналов SR, CE и WE активным является высокий уровень. Однако синхросигнал может программироваться с активным как положительным, так и отрицательным фронтом.
avatar
Viktor2312
Гуру+

Сообщения : 10337
Дата регистрации : 2012-08-10
Возраст : 38
Откуда : Пятигорск

Посмотреть профиль

Вернуться к началу Перейти вниз

Предыдущая тема Следующая тема Вернуться к началу


 
Права доступа к этому форуму:
Вы не можете отвечать на сообщения