Тренируемся писать Софт-процессоры

Viktor2312 Вс Окт 04 2015, 10:47

Тут немного предварительных изысканий.

Эхх, надо всё таки писать, по крайней мере начинать писать свой Soft-процессор.

В общим думаю, что 32-бит для данных будет вполне достаточно.
Для команд остановимся на 40 битах, то есть всего команд может быть 256.

Верхний уровень иерархии будет в схемотехническом виде, чтобы наглядно было.
Остальные все модули и блоки на VHDL естественно.

Сначала попробую сделать простенькое, что-то, но работающее, а потом уже буду пробовать усложнять проект.

Пока всё, дальше нужно думать.

В общим пока код такой:

Спойлер:

Так же ясно, что первая команда которая точно будет, это
NOP с кодом 0x0000000000 (нет операции).

***

Пожалуй можно добавить ещё одну команду, довольно простую, которая сразу приходит на ум.

JMP
безусловный переход по адресу заданному в младших 32-разрядах команды.
0х01хххххххх

И немного дополнил код:

Спойлер:

***

Но нужно добавлять описание системы команд, начну пожалуй с NOP

Выглядеть это будет так:

when 0 => cp <= cp + 1;

Так сказать перейдём на десятичную систему, чтобы уменьшить объём кода, а то 40 ноликов и единицек, будет слишком громоздко.
И соответственно код примет вид:

Спойлер:

***

Viktor2312;832028 пишет:JMP
безусловный переход по адресу заданному в младших 32-разрядах команды.
0х01хххххххх

Нужно добавить теперь эту команду в код.

0х0100000000...0х0111111111 - это весь диапазон адресов на которые возможен переход.
То есть в десятичной системе получается 4.294.967.296 - 8.589.934.591, естественно описывать их поштучно не реально, слишком много when -ов получится аж 4.294.967.296
Поэтому опишем их одной строчкой:

when 4294967296 to 8589934591 => cp <= com(31 downto 0);

но не получается, пишет, что литерал 4294967296, и второй соответственно тоже превышает максимальное целочисленное значение.
ERROR:HDLCompiler:916 - "E:\Project\cpu1\cpu1_core.vhd" Line 37: Literal 4294967296 exceeds maximum integer value
А вот почему, понять не могу, com у нас 40 разрядный, 4294967296 только 33 разряда использует, вот придётся разбираться.
Возможно причина в разрешённом диапазоне допустимых значений определяемых этой строкой: case conv_integer(com) is
Эх, как всё сложно...

***

Перешёл на 24 бита для данных и 32 бита для команд, переписал код, и компилятор ругаться перестал.

Пока код выглядит так:

Спойлер:

Теперь нужна команда условного перехода.
Если регистр АR равен 0 (Z).
JMPZ
0x02xxxxxx переход по адресу заданному младшими 24 битами при выполнении условия.

Так же есть диапазон адресов, чтобы не было много when -ов, запишем компактной записью.
Следующим образом:

Код:: -- JMPZ when 33554432 to 50331647 => if conv_integer(ar) = 0 then cp <= com(23 downto 0); else cp <= cp + 1; end if;

И теперь код выглядит вот так:

Спойлер:

Код:: ---------------------------------------------------------------------------- -- Module Name: cpu1_core - Behavioral ---------------------------------------------------------------------------- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.NUMERIC_STD.ALL; library UNISIM; use UNISIM.VComponents.all; entity cpu1_core is Port(clk : in std_logic; -- Вх. тактового сигнала com : in std_logic_vector(31 downto 0); -- Вх. команд cp : inout std_logic_vector(23 downto 0); -- Порт счётчика адреса ar : inout std_logic_vector(23 downto 0); -- Дополнительный порт1 br : inout std_logic_vector(23 downto 0)); -- Дополнительный порт2 end cpu1_core; architecture Behavioral of cpu1_core is signal stage : std_logic; -- Номер такта signal rr : std_logic_vector(23 downto 0); -- Регистр стек begin process(clk) begin if clk'event and clk = '1' then -- По фронту работа case stage is -- Выбор такта when '0' => stage <= '1'; when others => stage <= '0'; case conv_integer(com) is -- Команды when 0 => cp <= cp + 1; -- NOP -- JMP when 16777216 to 33554431 => cp <= com(23 downto 0); -- JMPZ when 33554432 to 50331647 => if conv_integer(ar) = 0 then cp <= com(23 downto 0); else cp <= cp + 1; end if; end case; -- end com end case; -- end stage end if; end process; end Behavioral;

***

Вот думал, что она у меня ругается немного, а я для case не добавил в конце other, дописать нужно ещё одну строчку:

when others => cp <= cp + 1; -- cp + 1 при others

Теперь, пока код выглядит так:

Спойлер:

Код:: ---------------------------------------------------------------------------- -- Module Name: cpu1_core - Behavioral ---------------------------------------------------------------------------- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.NUMERIC_STD.ALL; library UNISIM; use UNISIM.VComponents.all; entity cpu1_core is Port(clk : in std_logic; -- Вх. тактового сигнала com : in std_logic_vector(31 downto 0); -- Вх. команд cp : inout std_logic_vector(23 downto 0); -- Порт счётчика адреса ar : inout std_logic_vector(23 downto 0); -- Дополнительный порт1 br : inout std_logic_vector(23 downto 0)); -- Дополнительный порт2 end cpu1_core; architecture Behavioral of cpu1_core is signal stage : std_logic; -- Номер такта signal rr : std_logic_vector(23 downto 0); -- Регистр стек begin process(clk) begin if clk'event and clk = '1' then -- По фронту работа case stage is -- Выбор такта when '0' => stage <= '1'; when others => stage <= '0'; case conv_integer(com) is -- Команды when 0 => cp <= cp + 1; -- NOP -- JMP when 16777216 to 33554431 => cp <= com(23 downto 0); -- JMPZ when 33554432 to 50331647 => if conv_integer(ar) = 0 then cp <= com(23 downto 0); else cp <= cp + 1; end if; when others => cp <= cp + 1; -- cp + 1 при others end case; -- end com end case; -- end stage end if; end process; end Behavioral;

Пн	Вт	Ср	Чт	Пт	Сб	Вс
		1	2	3	4	5
6	7	8	9	10	11	12
13	14	15	16	17	18	19
20	21	22	23	24	25	26
27	28	29	30	31