Последние темы
» Вити больше нет!автор bug19 Пн Фев 20 2023, 19:54
» Собираем оригинальный Орион 128
автор bug19 Пн Фев 20 2023, 19:47
» Проблема плющеного экрана ОРИОНА
автор kanzler Пн Ноя 28 2022, 12:05
» Орион 128 и его клоны возрождение 2019-2022 год
автор kanzler Пн Ноя 28 2022, 12:03
» Электроника КР-04. Информация, документы, фото.
автор kanzler Пн Ноя 28 2022, 12:02
» Новости форума
автор kanzler Пн Ноя 28 2022, 11:52
» Орион-128 НГМД запуск 2021 года
автор matrixplus Сб Сен 10 2022, 17:36
» ПЗУ F800 для РК86
автор ведущий_специалист Сб Сен 10 2022, 10:37
» Микропроцессорная лаборатория "Микролаб К580ИК80", УМК-80, УМПК-80 и др.
автор Электротехник Вт Июл 26 2022, 19:33
» Орион-128 SD карта в Орионе
автор matrixplus Чт Июн 02 2022, 09:00
» 7 Мая. День Радио!
автор Viktor2312 Чт Май 12 2022, 10:58
» Серия: Массовая радио библиотека. МРБ
автор Viktor2312 Ср Май 11 2022, 12:17
» Полезные книги
автор Viktor2312 Пн Май 09 2022, 15:07
» Орион 128 Стандарты портов и системной шины Х2
автор matrixplus Вс Май 08 2022, 23:08
» Орион-128 и Орион ПРО еще раз про блоки питания
автор matrixplus Вс Май 08 2022, 19:09
» Орион-128 Программаторы
автор matrixplus Вс Май 08 2022, 19:02
» Орион ПРО история сборки 2021 до 2022
автор matrixplus Вс Май 08 2022, 18:47
» Анонсы монет (New coin).
автор Viktor2312 Сб Май 07 2022, 23:11
» Хочу свой усилок для квартиры собрать не спеша
автор Viktor2312 Сб Май 07 2022, 19:33
» Амфитон 25у-002С
автор Viktor2312 Сб Май 07 2022, 09:38
» Майнер: T-Rex
автор Viktor2312 Вс Май 01 2022, 09:12
» GoWin. Изучение документации. SUG100-2.6E_Gowin Software User Guide. Среда разработки EDA.
автор Viktor2312 Пн Апр 25 2022, 01:01
» GoWin. Изучение документации. UG286-1.9.1E Gowin Clock User Guide.
автор Viktor2312 Сб Апр 23 2022, 18:22
» GoWin. Documentation Database. Device. GW2A.
автор Viktor2312 Ср Апр 20 2022, 14:08
» GOWIN AEC IP
автор Viktor2312 Ср Апр 20 2022, 12:08
Самые активные пользователи за месяц
Нет пользователей |
Поиск
Микросхемы ПЛИС семейства UltraScale 20нм
Страница 1 из 1 • Поделиться
Микросхемы ПЛИС семейства UltraScale 20нм
1
Данная тема посвящена семейству UltraScale.
(ноябрь. 2013г.)
Компания Xilinx сообщила о выпуске первой в мире ПЛИС, выполненной с соблюдением 20-нм норм технологического процесса.
В частности, ПЛИС нового семейства, названного UltraScale, основаны на преимуществах архитектуры хорошо зарекомендовавшей себя седьмой серии, которая выпускается в настоящее время по 28-нм нормам на производственных мощностях компании TSMC. В UltraScale ожидается повышение общей производительности в 1,5–2 раза по сравнению с предыдущим поколением устройств, а также ряд архитектурных улучшений. К ним относятся: пересмотренная система формирования тактовых сигналов, организованная по принципу заказных микросхем, улучшение характеристик трассировочных ресурсов, призванных обеспечить массовую обработку потоков данных, и расширение разрядности блоков цифровой обработки сигналов до 27×18. В состав ПЛИС входят аппаратные ядра 100G Ethernet, Interlaken и PCI Express.
Новое поколение ПЛИС будет поддерживаться только в САПР Vivado. Предыдущее поколение средств разработки, ISE Design Suite, по-прежнему доступно для загрузки, однако, в соответствии с ранее сделанными объявлениями, не будет поддерживать новые семейства продуктов Xilinx. Сообщается также, что архитектура UltraScale и алгоритмы трассировки, реализованные в САПР Vivado, прошли «совместную оптимизацию», что должно заметно повысить производительность работы САПР и улучшить качество трассировки проектов в кристаллах большой логической емкости.
Новое поколение ПЛИС упростит разработку высокопроизводительных систем с высокой степенью интеграции компонентов, таких как 400G OTN, базовые станции LTE и WCDMA, контроллеры видеосистем класса 4K2K и 8K, реконфигурируемые суперкомпьютеры.
Источник
Новое поколение 20-нм ПЛИС от Xilinx
(ноябрь. 2013г.)
Компания Xilinx сообщила о выпуске первой в мире ПЛИС, выполненной с соблюдением 20-нм норм технологического процесса.
В частности, ПЛИС нового семейства, названного UltraScale, основаны на преимуществах архитектуры хорошо зарекомендовавшей себя седьмой серии, которая выпускается в настоящее время по 28-нм нормам на производственных мощностях компании TSMC. В UltraScale ожидается повышение общей производительности в 1,5–2 раза по сравнению с предыдущим поколением устройств, а также ряд архитектурных улучшений. К ним относятся: пересмотренная система формирования тактовых сигналов, организованная по принципу заказных микросхем, улучшение характеристик трассировочных ресурсов, призванных обеспечить массовую обработку потоков данных, и расширение разрядности блоков цифровой обработки сигналов до 27×18. В состав ПЛИС входят аппаратные ядра 100G Ethernet, Interlaken и PCI Express.
Новое поколение ПЛИС будет поддерживаться только в САПР Vivado. Предыдущее поколение средств разработки, ISE Design Suite, по-прежнему доступно для загрузки, однако, в соответствии с ранее сделанными объявлениями, не будет поддерживать новые семейства продуктов Xilinx. Сообщается также, что архитектура UltraScale и алгоритмы трассировки, реализованные в САПР Vivado, прошли «совместную оптимизацию», что должно заметно повысить производительность работы САПР и улучшить качество трассировки проектов в кристаллах большой логической емкости.
Новое поколение ПЛИС упростит разработку высокопроизводительных систем с высокой степенью интеграции компонентов, таких как 400G OTN, базовые станции LTE и WCDMA, контроллеры видеосистем класса 4K2K и 8K, реконфигурируемые суперкомпьютеры.
Источник
Последний раз редактировалось: Viktor2312 (Сб Июл 15 2017, 10:57), всего редактировалось 1 раз(а)
Viktor2312- RIP
- Сообщения : 15492
Дата регистрации : 2012-08-10
Возраст : 45
Откуда : Пятигорск
Re: Микросхемы ПЛИС семейства UltraScale 20нм
2
Документация с официального сайта (на английском) (www.xilinx.com):
001_ultrascale_fpga_product_table_product_selection_guide
002_ds890-ultrascale-overview
003_ds892-kintex-ultrascale-data-sheet
004_ds893-virtex-ultrascale-data-sheet
005_ug570-ultrascale-configuration
006_ug571-ultrascale-selectio
007_ug572-ultrascale-clocking
008_ug573-ultrascale-memory-resources
009_ug574-ultrascale-clb
010_ug575-ultrascale-pkg-pinout
011_ug576-ultrascale-gth-transceivers
012_ug578-ultrascale-gty-transceivers
013_ug579-ultrascale-dsp
014_ug580-ultrascale-sysmon
015_rdf0304-ultrascale-sysmon.zip
016_ug583-ultrascale-pcb-design
017_xtp344-ultrascale-schematic-review-checklist.zip
018_pg150-ultrascale-mis
Xilinx UltraScale Architecture: For High-Performance, Smarter Systems:
019_wp434-ultrascale-smarter-systems
UltraScale Architecture Backgrounder:
020_Xilinx-UltraScale-Backgrounder
Xilinx UltraScale: The Next-Generation Architecture for Your Next-Generation Architecture White Paper:
021_wp435-Xilinx-UltraScale
001_ultrascale_fpga_product_table_product_selection_guide
002_ds890-ultrascale-overview
003_ds892-kintex-ultrascale-data-sheet
004_ds893-virtex-ultrascale-data-sheet
005_ug570-ultrascale-configuration
006_ug571-ultrascale-selectio
007_ug572-ultrascale-clocking
008_ug573-ultrascale-memory-resources
009_ug574-ultrascale-clb
010_ug575-ultrascale-pkg-pinout
011_ug576-ultrascale-gth-transceivers
012_ug578-ultrascale-gty-transceivers
013_ug579-ultrascale-dsp
014_ug580-ultrascale-sysmon
015_rdf0304-ultrascale-sysmon.zip
016_ug583-ultrascale-pcb-design
017_xtp344-ultrascale-schematic-review-checklist.zip
018_pg150-ultrascale-mis
Xilinx UltraScale Architecture: For High-Performance, Smarter Systems:
019_wp434-ultrascale-smarter-systems
UltraScale Architecture Backgrounder:
020_Xilinx-UltraScale-Backgrounder
Xilinx UltraScale: The Next-Generation Architecture for Your Next-Generation Architecture White Paper:
021_wp435-Xilinx-UltraScale
Последний раз редактировалось: Viktor2312 (Вт Авг 25 2015, 23:25), всего редактировалось 4 раз(а)
Viktor2312- RIP
- Сообщения : 15492
Дата регистрации : 2012-08-10
Возраст : 45
Откуда : Пятигорск
Re: Микросхемы ПЛИС семейства UltraScale 20нм
3
Добавлено из соседней темы, пусть будет и тут. Так как ПО, то есть САПР и сами микросхемы ПЛИС, являются единым целым и рассматриваться должны совместно.
Небольшая статья для общего ознакомления с просторов интернета.
Постоянный рост объемов ПЛИС уже приводил ранее к принципиальной смене подходов к организации маршрута проектирования, когда в начале 2000-х гг. состоялся переход к САПР ISE, основанной на использовании RTL-представлений проектов с помощью языков описания аппаратуры. В настоящее время индустрия столкнулась с очередным барьером – высокой сложностью получения трассировки ПЛИС объемом в сотни тысяч и миллионы логических ячеек в приемлемые сроки и с высоким качеством. Новое поколение САПР Vivado призвано оказать помощь разработчикам в решении этой проблемы.
САПР Vivado впервые представлена для публичного доступа в составе комплекса средств разработки Xilinx версии 14.7. Для Vivado используется нумерация версий, включающая год выпуска – текущая версия этой САПР носит название Vivado 2014.4. В основе интерфейса лежит подход, опробованный в IDE PlanAhead и ориентированный в первую очередь на анализ характеристик проекта и планирование топологии. Такой стиль проектирования позволяет разработчику сосредоточиться на решении основных проблем, возникающих при работе с ПЛИС большого логического объема. Можно вкратце перечислить, что за проблемы имеются в виду.
В процессе получения конфигурации ПЛИС программное обеспечение формирует список связей между отдельными компонентами, а затем пытается разместить эти компоненты на кристалле и сформировать программируемые связи между ними. Это типичная комбинаторная задача вида «разместить M элементов в N возможных позициях», которая весьма трудна для автоматического решения. Трудность заключается в том, что прямой перебор вариантов для достаточно больших M и N невозможен (а для FPGA серии Virtex-7 N исчисляется уже миллионами), поэтому приходится ограничиваться оптимизацией частных случаев в сочетании с эвристическими алгоритмами. При оптимизации размещения используется алгоритм градиентного спуска, известным свойством которого является высокая чувствительность к начальным условиям. Для проектов на ПЛИС это означает, что эффективность размещения существенно зависит от того, насколько грамотно разработчик задал проектные ограничения, управляющие топологией проекта «в целом».
Маршрут проектирования в САПР Vivado ориентирован на интенсивное использование IP-ядер (как предоставляемых Xilinx и другими производителями, так и создаваемыми самим разработчиком проекта). В Vivado также входит САПР Vivado HLS (High Level Synthesis), которое представляет новое поколение языков описания аппаратуры. В версии 2014.2 это языки C, C++ и SystemC, которые могут использоваться как для моделирования, так и для создания синтезируемых описаний.
Другим важным свойством Vivado является возможность управления всем циклом разработки с помощью скриптового языка Tcl. Этот язык и ранее использовался в САПР Xilinx, однако в Vivado глубина его использования достигла качественно иного уровня. Кроме возможности копирования любых действий, включая добавление модулей и запуск основных процессов, Tcl лежит в основе нового формата описания проектных ограничений xdc (Xilinx Design Constraints). Этот формат заменил использовавшийся ранее формат ucf и обладает по сравнению с ним более гибкими возможностями описания проектных ограничений, облегчающих построение масштабируемых проектов.
Последовательное развитие архитектуры FPGA и своевременный переход к новым технологическим процессам позволил компании Xilinx на протяжении последнего десятилетия регулярно выпускать новые поколения микросхем программируемой логики с постоянным ростом тактовых частот, функциональных возможностей и логического объема. Количественный рост в конце концов потребовал качественных изменений, что и вылилось в появление САПР ПЛИС нового поколения, учитывающей современные тенденции в развитии архитектуры FPGA большого логического объема. Несмотря на то, что в целом Vivado представлена только первыми поколениями алгоритмов, к тому же не предназначена для FPGA семейств Virtex-6, Spartan-6 и более ранних, уже сейчас имеет смысл обратить внимание на новый маршрут проектирования и приступать к выполнению учебных и экспериментальных проектов.
Поправка на время: на данный момент последняя версия Vivado 2015.2.
Небольшая статья для общего ознакомления с просторов интернета.
Vivado™ - Новое средство разработки XILINX.
Постоянный рост объемов ПЛИС уже приводил ранее к принципиальной смене подходов к организации маршрута проектирования, когда в начале 2000-х гг. состоялся переход к САПР ISE, основанной на использовании RTL-представлений проектов с помощью языков описания аппаратуры. В настоящее время индустрия столкнулась с очередным барьером – высокой сложностью получения трассировки ПЛИС объемом в сотни тысяч и миллионы логических ячеек в приемлемые сроки и с высоким качеством. Новое поколение САПР Vivado призвано оказать помощь разработчикам в решении этой проблемы.
САПР Vivado впервые представлена для публичного доступа в составе комплекса средств разработки Xilinx версии 14.7. Для Vivado используется нумерация версий, включающая год выпуска – текущая версия этой САПР носит название Vivado 2014.4. В основе интерфейса лежит подход, опробованный в IDE PlanAhead и ориентированный в первую очередь на анализ характеристик проекта и планирование топологии. Такой стиль проектирования позволяет разработчику сосредоточиться на решении основных проблем, возникающих при работе с ПЛИС большого логического объема. Можно вкратце перечислить, что за проблемы имеются в виду.
В процессе получения конфигурации ПЛИС программное обеспечение формирует список связей между отдельными компонентами, а затем пытается разместить эти компоненты на кристалле и сформировать программируемые связи между ними. Это типичная комбинаторная задача вида «разместить M элементов в N возможных позициях», которая весьма трудна для автоматического решения. Трудность заключается в том, что прямой перебор вариантов для достаточно больших M и N невозможен (а для FPGA серии Virtex-7 N исчисляется уже миллионами), поэтому приходится ограничиваться оптимизацией частных случаев в сочетании с эвристическими алгоритмами. При оптимизации размещения используется алгоритм градиентного спуска, известным свойством которого является высокая чувствительность к начальным условиям. Для проектов на ПЛИС это означает, что эффективность размещения существенно зависит от того, насколько грамотно разработчик задал проектные ограничения, управляющие топологией проекта «в целом».
Маршрут проектирования в САПР Vivado ориентирован на интенсивное использование IP-ядер (как предоставляемых Xilinx и другими производителями, так и создаваемыми самим разработчиком проекта). В Vivado также входит САПР Vivado HLS (High Level Synthesis), которое представляет новое поколение языков описания аппаратуры. В версии 2014.2 это языки C, C++ и SystemC, которые могут использоваться как для моделирования, так и для создания синтезируемых описаний.
Другим важным свойством Vivado является возможность управления всем циклом разработки с помощью скриптового языка Tcl. Этот язык и ранее использовался в САПР Xilinx, однако в Vivado глубина его использования достигла качественно иного уровня. Кроме возможности копирования любых действий, включая добавление модулей и запуск основных процессов, Tcl лежит в основе нового формата описания проектных ограничений xdc (Xilinx Design Constraints). Этот формат заменил использовавшийся ранее формат ucf и обладает по сравнению с ним более гибкими возможностями описания проектных ограничений, облегчающих построение масштабируемых проектов.
Последовательное развитие архитектуры FPGA и своевременный переход к новым технологическим процессам позволил компании Xilinx на протяжении последнего десятилетия регулярно выпускать новые поколения микросхем программируемой логики с постоянным ростом тактовых частот, функциональных возможностей и логического объема. Количественный рост в конце концов потребовал качественных изменений, что и вылилось в появление САПР ПЛИС нового поколения, учитывающей современные тенденции в развитии архитектуры FPGA большого логического объема. Несмотря на то, что в целом Vivado представлена только первыми поколениями алгоритмов, к тому же не предназначена для FPGA семейств Virtex-6, Spartan-6 и более ранних, уже сейчас имеет смысл обратить внимание на новый маршрут проектирования и приступать к выполнению учебных и экспериментальных проектов.
Поправка на время: на данный момент последняя версия Vivado 2015.2.
Viktor2312- RIP
- Сообщения : 15492
Дата регистрации : 2012-08-10
Возраст : 45
Откуда : Пятигорск
Похожие темы
» Микросхемы ПЛИС семейства Kintex UltraScale
» Микросхемы ПЛИС семейства Kintex UltraScale+ 16нм
» Изучение микросхем ПЛИС семейства UltraScale, UltraScale+
» Микросхемы ПЛИС семейства Spartan-3
» Микросхемы ПЛИС семейства Spartan-3A
» Микросхемы ПЛИС семейства Kintex UltraScale+ 16нм
» Изучение микросхем ПЛИС семейства UltraScale, UltraScale+
» Микросхемы ПЛИС семейства Spartan-3
» Микросхемы ПЛИС семейства Spartan-3A
Страница 1 из 1
Права доступа к этому форуму:
Вы не можете отвечать на сообщения
|
|